[发明专利]集成电路结构

说明书

技术领域

本发明涉及一种集成电路，尤其涉及一种接合垫（bond pad）的设计。

背景技术

自集成电路的发明创造以来，由于各个电子部件（即，晶体管、二极管、 电阻、电容等等）的集成度（integration density）持续的改进，使半导体业持 续不断的快速成长发展。主要来说，集成度的改进来自于最小特征尺寸 （minimum feature size）不断缩小而容许更多的部件整合至既有的芯片面积 内。

这些集成度的改进实质上是朝二维（two-dimensional,2D）方面的，因为 集成部件所占的体积实际上位于半导体晶片的表面。尽管微影（lithography） 技术的精进为2D集成电路制作带来相当大的助益，二维空间所能拥有的密 度还是有其物理限制。这些限制其中之一在于制作这些部件所需的最小尺寸。 再者，当更多的装置放入一芯片中，需具备更复杂的电路设计。

另外的一个限制因素来自于当装置的数量增加时，装置之间内连线 （interconnection）的长度及数量也明显增加。

为了解决上述限制因素，已开始创作三维（3D）集成电路 （three-dimensional integrated circuit,3DIC）。在典型的3DIC制造工艺中形 成二个具有集成电路的晶片。接着连同装置对准而接合上述晶片。硅通孔电 极（through-silicon vias,TSV）可用于两晶片上装置的内连接。

传统接合两晶片的方法包括胶合法（adhesive bonding）、直接覆铜法 （direct copper bonding）及直接覆氧化物法（direct oxide bonding）。一般所 使用的直接覆铜法中，每一晶片具有铜接合垫露出于晶片的表面，并通过施 加高压来接合两晶片，使铜接合垫彼此接合例如，在彼此上方接合两个芯片。

由于客制化（customized）电路需求，有些需要大的接合垫。这些大的 接合垫面临一些问题。图1示出经由大型接合垫进行两晶片的接合。芯片2 包括大型接合垫4而芯片6包括大型接合垫8。接合垫4及8是以直接覆铜 法进行接合。在接合垫4及8的制造中，通常需进行化学机械研磨（chemical  mechanical polish,CMP）。然而，由于接合垫4及8较大，接合垫4及8的 各自区域属图案密集区。因此，当进行CMP制造工艺以形成接合垫4及8 的期间，会发生碟化效应（dishing effect），使接合垫4及8中心区域磨除的 比边缘区域来得多。

可从图1发现到碟化效应所引发的各种问题。首先，接合可靠度受到严 重的影响。由于碟化效应，只有少部分的接合垫4及8彼此接合，因而接合 不佳。第二，由于接合面缩小，导致流经接合面的电流降低。这些问题导致 大型接合垫的设计目的失效，因而有待解决。

发明内容

本发明一实施例提供一种集成电路结构，包括一半导体芯片，该半导 体芯片包括：一第一介电材料，位于一半导体基底的一第一表面上；一第二 介电材料，位于该半导体基底的一第二表面上；一第一图案化接合垫，位于 该第一介电材料内且突出于该第一介电材料，其中该第一图案化接合垫包括 多个部位以及电性内连接所述多个部位的多个内连线，且该第一图案化接合 垫内包括至少一开口，使该第一介电材料延伸于该开口内；一未图案化接合 垫，位于该第二介电材料内且突出于该第二介电材料，其中该未图案化接合 垫为实心，其内不具有开口；多个硅通孔电极，位于该半导体基底内，且电 性连接该第一图案化接合垫与该未图案化接合垫；以及一实心接合垫，与该 第一图案化接合垫位于同一层位而未与其电性连接且露出于该第一介电材 料，其中该实心接合垫小于该第一图案化接合垫。