[发明专利]一种建立集成电路芯片内工艺偏差的空间相关性模型的方法

说明书

技术领域

本发明属于集成电路领域，具体涉及一种建立集成电路芯片内工艺偏差的空间相关性模型的方法。

背景技术

随着集成电路制造工艺水平的飞速发展，集成电路芯片的特征尺寸不断减小。时至今日，集成电路MOS管的特征尺寸已经达到纳米量级，半导体制造工业进入到纳米工艺时代。在复杂的纳米制造工艺下，集成电路器件和互连线的几何与电学参数特性值(例如MOS管有效沟道长度、互连线宽度和高度、阈值电压等)在实际芯片上不再是一个简单、确定的设计标称值，而是围绕着标称值呈现某种形式的概率密度分布。这种在芯片制造过程的工艺偏差，导致了不可控的器件和互连线的几何尺寸偏差与电学参数偏差。随着制造工艺的技术节点向45nm/32nm转移，工艺偏差相对于标称值所占的比重越来越大，使得实际电路性能偏离原始设计值过远，发生时序失效或者功耗过高，导致芯片成品率降低。因此，集成电路设计者需要在设计阶段就对工艺偏差加以考虑，以解决日益严重的芯片成品率问题[1]。

工艺偏差按空间范围分类可分为两类：芯片内的工艺偏差(简称为片内偏差)和芯片之间的工艺偏差(简称为片间偏差)。在纳米工艺下，片内偏差超过片间偏差成为主导整体工艺偏差的关键性因素。片内偏差表现出某种空间相关性，通常是指：器件之间的空间距离越接近，它们的工艺偏差值就越趋于相同。空间相关性信息在考虑工艺偏差的电路分析设计中具有重要作用。研究表明，忽略工艺偏差的空间相关性，在时序分析中可造成高达30％的误差[1]。空间相关性通常可以表示为器件特性参数值的相关程度相对于器件之间空间距离的一个函数，称为空间相关函数。

要解决工艺偏差问题，重要的是需要建立工艺偏差模型。片内偏差的空间相关性建模工作通常包含两个步骤：(1)空间相关函数的选取：对片内偏差进行分解以分析其中真正体现空间相关性的偏差成分，并选取一个合适的函数作为空间相关函数的表征。该函数参数值未定，但对于所有的参数值它都应该满足正定性，即由该相关函数得到的任意一个相关矩阵都应是半正定的。(2)空间相关函数参数的确定：采用某种参数估计方法来提取空间相关函数的参数值，从而唯一确定空间相关函数的具体形式。而且在提取过程中要考虑到实际测量数据中所包含的其他偏差成分以及测量误差的影响。近年来，如何从测试芯片的测量数据出发提取空间相关函数的参数值，从而建立片内偏差的空间相关性模型，成为工业界迫切需要解决的难题。

对于上述空间相关性建模的第一个步骤：空间相关函数的选取，现有研究一般都是根据文献[2]将片内偏差分解为如下三个部分：(a)确定性部分。它由版图形状决定，可通过分析版图特征而对其进行建模。(b)空间相关部分。它不能用明确的解析表达式表示，具有随机性；但是它又具有空间相关性，即偏差值之间的相关程度能够用空间相关函数表示。(c)纯随机部分。它完全随机，通常被建模为独立且同一分布的高斯随机变量。从以上对片内偏差的分解可以看出，真正体现空间相关性的是空间相关部分偏差，它可以用空间相关函数来表征。由于空间相关函数需要满足正定性，因此并不是任意一个函数都能够作为空间相关函数，实际的做法是使用已被证明满足正定性的标准函数族，如：指数函数、高斯函数和Matérn函数等。

对于上述空间相关性建模的第二个步骤：空间相关函数参数的确定，现有工作大体上可以分为两类：基于最小二乘估计的方法和基于最大似然估计的方法。前者以文献[3]为代表，后者以文献[4]为代表。文献[3]用Matérn函数作为空间相关函数的表征，将测量误差建模为高斯白噪声，使用基于最小二乘估计的数据拟合方法来提取空间相关函数。该方法在提取片内偏差空间相关性信息的同时，试图同时提取片间偏差的方差。这种过于“贪婪”的方法往往会导致以片间偏差估计值的严重偏差，来换取片内空间相关函数的提取精度。而文献[4]用指数函数和Matérn函数作为空间相关函数的表征，使用最大似然法对每块测试芯片的似然函数分别进行最大化求解，得到每块芯片的空间相关函数参数值。但该方法具有以下两个缺点：(1)它是针对单块测试芯片进行的，提取结果是多个分立的空间相关函数。而在考虑工艺偏差的电路分析设计中需要的是一个相关函数，面对这些参数值完全不同的相关函数，设计者不知道究竟该选择哪个来使用。(2)它在提取过程中没有考虑片内偏差的纯随机部分和测量误差的干扰，提取结果精度会受到严重影响。与本发明相关的参考文献有：