[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

半导体集成电路中包含大量的NMOS晶体管和PMOS晶体管，所谓NMOS晶体管是在半导体衬底的p型有源区上形成栅极，并在栅极两侧的有源区内注入n型杂质形成源/漏极的器件，因其形成的位于栅极下方的沟道为n型，故称为n型沟道金属氧化物半导体结构。所谓PMOS晶体管则是在半导体衬底的n型有源区上注入p型杂质形成源/漏区的器件，因其沟道为p型，故称作p型沟道金属氧化物半导体结构。

目前在半导体制造中，通常利用NMOS晶体管和PMOS晶体管互连形成半导体器件，例如由NMOS晶体管或PMOS晶体管构成的反相器、传输门等半导体器件，也可以由NMOS晶体管和PMOS晶体管构成CMOS器件。

下面以NMOS晶体管为例对半导体器件制作过程进行说明，例如NMOS晶体管的制作过程如下：

图1至图5为现有技术中的NMOS晶体管形成方法示意图。如图1至图5所示，首先，在半导体衬底10中形成p型有源区20；接着在p型有源区20上形成栅极30；接着在栅极30两侧的有源区20进行轻掺杂n型离子，形成轻掺杂源/漏极区40；接着在栅极30两侧形成栅侧墙层50；接着在栅侧墙层50两侧的有源区20进行重掺杂n型离子，形成重掺杂源/漏极区60；轻掺杂源极区和重掺杂源极区构成NMOS晶体管的源极区，轻掺杂漏极区和重掺杂漏极区构成NMOS晶体管的漏极区，从而形成了NMOS晶体管。

例如在公开号为“CN101123271A”，名称为“半导体器件及其制造方法”的中国专利文献中还提供了一种金属氧化物半导体器件，包括：半导体衬底；在所述衬底表面形成的栅极，所述栅极两侧具有侧墙层隔离物；以及分别位于所述侧墙层隔离物两侧衬底中的源极区和漏极区；以及第一金属硅化物，位于所述源极区和漏极区上；和第二金属硅化物，位于所述栅极上。另外在其它的专利文献中可以发现更多与上述技术方案相关的信息，例如更详细的形成MOS晶体管的方法。

上述的MOS器件都只能单向导通，例如NMOS晶体管是正向电压导通，而PMOS晶体管是负向电压导通，而现有技术制造双向导通的器件需要单独制作一个NMOS晶体管和一个PMOS晶体管，占用两个MOS晶体管的面积，随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向高集成度方向发展，因此进一步降低半导体器件所占用芯片面积，增加半导体器件的功能成为人们比较关注的问题。

发明内容

本发明解决的问题是提供一种半导体器件，从而可以进一步增加半导体器件的功能，并且节省芯片面积。

为了解决上述问题，本发明提供了一种半导体器件，包括：

半导体衬底；

在所述半导体衬底上具有栅极；

在所述栅极两侧的半导体衬底中具有第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为同型，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；

在所述第一离子掺杂区中具有第三离子掺杂区，所述第二离子掺杂区中具有第四离子掺杂区，所述第三离子掺杂区和第四离子掺杂区为同型，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。

优选的，所述第一离子掺杂区和第二离子掺杂区延伸到栅极边缘下方的半导体衬底中，所述第一离子掺杂区和第二离子掺杂区沿栅极长度方向的距离小于第三离子掺杂区和第四离子掺杂区沿栅极长度方向的距离。

优选的，所述半导体衬底中具有掺杂阱区，所述掺杂阱区的掺杂离子与第一掺杂区和第二掺杂区反型，所述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于所述掺杂阱区内。

优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。

优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。

相应的，本发明还提供了一种半导体器件的制造方法，包括步骤：

提供半导体衬底；

在所述半导体衬底上形成栅极；

对所述栅极两侧的半导体衬底掺杂同型离子，形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；