[发明专利]处理沟槽及形成UMOS晶体管的方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种处理沟槽及形成UMOS晶体管的方法

背景技术

随着半导体技术的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，加快半导体器件的运算速度，半导体器件的关键尺寸不断变小。在各种基本的半导体器件中，金属氧化物场效应晶体管(MOSFET，简称MOS晶体管)是集成电路的基本单元之一，在各种超大规模存储和逻辑电路中得到广泛的应用。

通常的MOS晶体管结构包括源极、漏极、栅介质层以及位于栅介质层之上的导电栅极(gate)，其中所述源极和漏极位于栅介质层的沟道两侧的衬底中，为离子注入形成的掺杂区域；所述栅介质层和栅极依次位于沟道上方。

在器件尺寸日趋缩小的情况下，由栅介质层引起的寄生电容对器件性能的影响越来越明显。在对速度有一定要求的器件中，RC延迟是重要的因素之一，这涉及到栅介质层的厚度。所述栅介质层的厚度越厚，等效电容越小，RC延迟越小，对提高器件速度有较大帮助。此外，较厚的栅介质层还有助于减少漏电流。

因此，在MOS晶体管的制造过程中，栅介质层厚度的控制对半导体器件各项电性能有非常重要的意义。申请号为200710044802.2的中国专利申请公开了一种可调整栅介质层厚度的半导体器件制造方法，通过两次形成氧化层的方法控制栅介质层的厚度，该制造方法对上述常规的MOS晶体管结构适用。

除上述常规的MOS管结构外，随着技术的发展和要求的不断提高，MOS晶体管还出现了许多新型的器件结构。其中在功率器件中有一类新型的垂直结构器件称为UMOS(又称TMOS：trench MOSFET)。所述UMOS晶体管根据沟道的导电类型可分为P型和N型，在此以N型器件为例，如图1所示，包括：N+型的半导体衬底100；位于半导体衬底100上的N-型外延层110；位于N-型外延层110内的P阱120；位于P阱120内的N+掺杂区130，所述N+掺杂区130作为UMOS晶体管的源极；位于N-型外延层110内、深度超过P阱120的沟槽，所述沟槽内壁形成有介质层140作为栅介质层；所述沟槽内还填充多晶硅层150作为栅极，位于所述多晶硅层150及所述N+掺杂区130上的导电层160；位于导电层160上的钝化层170；所述半导体衬底100作为漏极。在栅极150加上一定正电压后，靠近沟槽侧壁的P阱区域120会反型，形成连接源极和漏极之间的垂直导电沟道。

从上述可以看出，UMOS晶体管与常规的MOS晶体管结构存在较大差异，主要区别为，UMOS晶体管的栅极为槽栅结构。如图1所示，其栅介质层140的厚度对器件性能特别是反应速度有较大影响。上文所述中国专利申请200710044802.2的技术方案针对常规的MOS晶体管结构进行了改进，对于UMOS晶体管无法适用。现有技术在沟槽内形成栅介质层仍存在厚度不均匀的问题。

因此，需要一种工艺简单，成本低廉，能够有效地改善沟槽内介质层均匀性的方法。

发明内容

本发明提供一种处理沟槽及UMOS晶体管形成方法，能够有效改善沟槽侧壁和底部介质层的均匀性。

本发明提供一种处理沟槽的方法，在半导体衬底内形成沟槽，还包括：对所述沟槽进行软刻蚀。

所述软刻蚀气体包括氧气、四氟化碳。

所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；压强为50～70Pa。

还包括在所述沟槽内形成及去除牺牲氧化层步骤。

本发明还提供一种UMOS晶体管的形成方法，包括：提供基底，所述基底包括半导体衬底，位于半导体衬底上的外延层，所述半导体衬底与所述外延层具有相同导电类型，所述外延层内形成有掺杂阱，所述掺杂阱的导电类型与外延层的导电类型相反；在所述基底内形成沟槽，所述沟槽位于外延层内，深度大于所述掺杂阱；对所述沟槽进行软刻蚀。

所述软刻蚀气体包括氧气、四氟化碳。

所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；所述软刻蚀时压强为50～70Pa。

还包括依次在所述沟槽内形成及去除牺牲氧化层、以及进行栅介质层形成前的预清洗步骤。

所述形成牺牲氧化层的方法为炉管热氧化工艺，所述牺牲氧化层的厚度为所述去除牺牲氧化层的方法为湿法刻蚀工艺。

还包括在所述沟槽内形成栅介质层步骤。

所述形成栅介质层的方法为炉管热氧化工艺，所述栅介质层的厚度为