[发明专利]一种垂直双扩散MOS晶体管测试结构

说明书

技术领域

本发明涉及晶体管器件的测试结构，具体涉及一种适用于垂直双扩散MOS晶体管的测试结构，属于半导体技术领域。

背景技术

在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。

与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的N^-漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。

DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

图1为垂直DMOS晶体管(简称VDMOS)结构示意图。如图1所示，VDMOS在N⁺硅衬底110上生长一层N^-外延层120，电子由N⁺源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，源电极102和栅电极103之间通过栅氧化层106隔开。

然而，正是由于垂直DMOS晶体管的源电极和漏电极在半导体硅衬底的不同表面引出，在器件表征过程中，其输出特性的参数表征及相应晶圆可接受性测试(Wafer Acceptance Test，WAT)若在半导体硅衬底的背面研磨之前进行，则测试结果与器件实际参数有较大误差，故其测试通常在半导体硅衬底的背面研磨之后进行，这与半导体衬底上其他器件在衬底背面研磨之前进行的测试不匹配，与此同时，由于背面研磨后的半导体衬底尺寸变薄，也为测试带来了较大的难度和较高的成本。

发明内容

本发明要解决的技术问题主要有两个，一是解决垂直双扩散MOS晶体管WAT表征过程中存在的较大误差；二是统一测试程序，解决垂直双扩散MOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题。

为解决上述技术问题，本发明提供了一种垂直双扩散MOS晶体管测试结构，该结构包括：第一导电类型的半导体衬底，位于半导体衬底上表面的第一导电类型的外延层，位于外延层表面的第一导电类型的源掺杂区和第一导电类型的漏掺杂区，位于源掺杂区的第二导电类型的源沟道区和位于漏掺杂区下方的第二导电类型的漏沟道区，覆盖栅极表面的夹层电介质层，覆盖在半导体衬底上表面用于引出源电极和漏电极的金属层以及覆盖半导体衬底底面的背金属层。其中，源沟道区和漏沟道区部分重叠，形成合并沟道，且半导体衬底的掺杂浓度大于外延层的掺杂浓度，源、漏掺杂区的掺杂为重掺杂，其掺杂浓度约为1E21cm^-3，远大于外延层的掺杂浓度，源、漏沟道区的掺杂为轻掺杂，其掺杂浓度约为1E17cm^-3。

根据本发明提供的垂直双扩散MOS晶体管测试结构，其中，夹层电介质层为栅氧化层，源掺杂区、漏掺杂区以及源沟道区和漏沟道区均通过离子注入方法实现，且源沟道区和漏沟道区分别位于源掺杂区和漏掺杂区下方。其中，源沟道区位于栅极下方的部分为源扩散沟道，漏沟道区位于栅极下方的部分为漏扩散沟道，源、漏扩散沟道的长度均为1μm～3μm，且扩散沟道部分重叠，垂直双扩散MOS晶体管栅极覆盖该源扩散沟道和漏扩散沟道的重叠部分，栅极长度小于源扩散沟道与漏扩散沟道的长度之和。