[发明专利]一种分栅型埋层浮栅式的非易失性存储单元及其制造方法

说明书

技术领域

本发明涉及半导体存储单元和制造半导体存储单元的方法，具体涉及一 种分栅型埋层浮栅式的非易失性存储单元及其制造方法。

背景技术

非易失性存储器(Non-volatile Memory，NVM)指的是一种具有MOS晶 体管结构的存储单元，这种单元结构一般包括源区、漏区、沟道区、控制栅 和浮栅。浮栅结构是非易失性存储单元的MOS晶体管与普通MOS晶体管最主 要的区别，其在这种存储单元结构中起到存储电荷的作用，使得存储单元在 断电的情况下依然能够保持所存储的信息，从而使得这种存储器有非易失性 的特点。目前，浮栅结构一般采用叠栅或分栅结构，并且位于半导体衬底表 面之上，且在沟道区栅氧化层的上方。图1为对比文献美国专利“Self aligned method of forming a semiconductor array of non-volatile memory”(美国专利号6706592)所提出的分栅结构的非易失性存储单元剖面 图。如图1所示，在半导体衬底100上，形成源区110、漏区115、沟道区 116、浮栅105、源极111、控制栅114、介质氧化层104、隧道氧化层105、 绝缘间隔层107、间隔氧化层109、介质氧化层106和氧化层112，其中沟道 区116位于源区110和漏区115之间，并且沿半导体衬底的表面，源极111 位于源区上方，与源区相连接，浮栅105为分栅结构，对称分布于源极111 的两侧。

上述对比文献中分栅型的非易失性存储单元存在以下问题：

首先，由于该存储单元结构中分栅结构位于半导体衬底之上，随着存储 单元特征尺寸的不断缩小，MOS管的有效沟道长度也相应的减少，容易引起 单元中MOS晶体管的短沟道效应，使得单元中MOS晶体管的正常存储功能受 到破坏，甚至导致存储单元的失效。

其次，由于浮栅结构位于半导体衬底之上，占用了存储单元纵向的体积， 虽然随着半导体制造工艺特征尺寸的不断缩小，器件的横向结构不断缩小， 但是纵向结构却很难缩小，不利于存储单元的集成化和小型化。

再次，该存储结构为提高该存储单元的擦写效率，需要制作具有尖端结 构的浮栅，由于该尖端结构制作的步骤较多、工艺较复杂，从而增加了器件 制造难度。

最后，随着浮栅尺寸的缩小，在其它条件不变的情况下，源极对浮栅的 电荷的耦合率会降低，从而影响非易失性存储单元编程能力，导致非易失性 存储单元性能下降。

发明内容

因此，针对以上问题做出了本发明，本发明要解决的技术问题在于，提 供一种分栅型埋层浮栅式的非易失性存储单元，其不仅制造工艺较简单，并 且可以有效缩小存储单元的结构尺寸，避免短沟道效应以及拥有更高的编程 效率。

本发明提供了一种分栅型埋层浮栅式的非易失性存储单元结构。该非易 失性存储单元其包括：半导体衬底；沟道区，位于互相分隔的源区和漏区之 间；浮栅，为分栅结构，对称分布于所述源区的两侧，并且由第一传导层形 成；源极，由第二传导层和第三传导层形成，位于所述源区的上方，并且与 所述源区连接；控制栅，由第四传导层形成，位于所述半导体衬底的上方； 所述浮栅在第一绝缘介质层之下，并完全掩埋在所述半导体衬底中；所述浮 栅与所述半导体衬底之间有第二绝缘介质层，所述第二绝缘介质层与所述第 一绝缘介质层相连，并且将所述浮栅完全包围，使得所述浮栅与所述半导体 衬底完全隔离；所述浮栅和所述第二绝缘介质层位于所述源区和所述漏区之 间，并且所述第二绝缘介质层远离所述漏区的一侧与所述源区接触；所述沟 道区包括所述漏区到所述第二绝缘介质层之间沿所述半导体衬底表面的第 一沟道区和沿所述第二绝缘介质层表面至所述源区的第二沟道区，所述第二 沟道区位于在所述半导体衬底内部；所述浮栅与所述控制栅之间有所述第一 绝缘介质层；所述浮栅与所述源极之间有所述第一绝缘介质层；所述源极底 部有沿所述半导体衬底表面水平突出的部分，并且所述突出部分位于所述浮 栅和所述第一绝缘介质层的上方；所述源极底部的水平突出部分与所述浮栅 在垂直于所述半导体衬底表面的方向上有覆盖部分。