[发明专利]一种采用失调电压消除技术的差分时域比较器电路

权利要求书

1.一种采用失调电压消除技术的差分时域比较器电路，其特征在于：其包括电荷泵及 开关电路（1）、绝对值比较电路（2）、带失调补偿管的差分电压时间转换电路（3）、 鉴频鉴相电路（4）、鉴相电路（5）和输出产生电路（6）；

其中：

所述电荷泵及开关电路（1）的Vinp输入端、Vinn输入端、vcom输入端分别与外 部的模拟输入信号Vinp、Vinn和vcom相连；其clk_offset输入端和offset_enable输 入端分别与外部的数字输入信号clk_offset和offset_enable相连；其cp输入端和cn 输入端分别与所述鉴频鉴相电路（4）的cp输出端和cn输出端相连；其ctrl4输入端 与所述绝对值比较电路（2）的ctrl4输出端相连；其Vin1输出端、Vin2输出端、V_offp 输出端、V_offn输出端和ctrl2输出端分别与所述带失调补偿管的差分电压时间转换 电路（3）的Vin1输入端、Vin2输入端、V_offp输入端、V_offn输入端和ctrl2输入 端相连；

所述绝对值比较电路（2）的Vinp输入端、Vinn输入端、Threshold输入端、Clk_in 输入端和offset_enable输入端分别与外部的模拟输入信号Vinp、Vinn、Threshold、输 入时钟信号Clk_in和数字输入信号offset_enable相连；其Clk输出端与所述带失调 补偿管的差分电压时间转换电路（3）的Clk输入端相连；同时，其Clk输出端与所述 鉴相电路（5）的Clk输入端相连；

所述带失调补偿管的差分电压时间转换电路（3）的D_p输出端、D_n输出端和ctrl3 输入端分别与所述鉴相电路（5）的D_p输入端、D_n输入端和ctrl3输出端相连；同 时，其D_p输出端和D_n输出端分别与所述鉴频鉴相电路（4）的D_p输入端和D_n输 入端相连；其Clkn信号输出端与所述输出产生电路（6）的Clkn信号输入端相连；

所述鉴频鉴相电路（4）的offset_enable输入端与外部的数字输入信号 offset_enable相连；

所述鉴相电路（5）的offset_enable输入端与外部的数字输入信号offset_enable 相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路（6）的O₁、O₂和O₃三个输入 端相连；

所述输出产生电路（6）的offset_enable输入端与外部的数字输入信号 offset_enable相连；其Comp_out输出端输出一个比较结果信号；

所述电荷泵及开关电路（1）由3个二选一数据选择器、5个反相器、8个传输门、 4个电流源、4个MOS管、2个电容器、2个与门和2个或门构成；用于对模拟输入信 号Vinp、Vinn、vcom和数字输入信号cp、cn、clk_offset、offset_enable、ctrl4进 行处理，产生5个输出信号，分别从Vin1输出端、Vin2输出端、V_offp输出端、V_offn 输出端和ctrl2输出端输出；其中，

二选一数据选择器I₃₁的两个数据输入端分别与电源电压VDD和所述clk_offset 输入端相连，其选择端与offset_enable输入端相连，其输出与clk_offsetcancel2n信 号端相连，同时通过反相器I₃₂与clk_offsetcancel2信号端相连；二选一数据选择器 I33的两个数据输入端分别与地GND和clk_offset输入端相连，其选择端与 offset_enable输入端相连，其输出与clk_offsetcancel1信号端相连，同时通过反相 器I₃₄与clk_offsetcancel1n信号端相连；offset_enable输入端通过反相器I₃₅与 offset_enablen信号端相连；二选一数据选择器I₃₁₆的两个数据输入端分别与所述 ctrl4输入端和电源电压VDD相连，其选择端与offset_enable输入端相连，其输出与 ctrl2输出端相连；

与门I₃₆的两个输入端分别与offset_enable输入端和cp输入端相连，输出与cp1 信号端相连；与门I₃₇的两个输入端分别与offset_enable输入端和cn输入端相连，输 出与cn1信号端相连；cp输入端通过反相器I₃₈与cpn信号端相连；或门I₃₉的两个输入 端分别与offset_enablen信号端和cpn信号端相连，输出与cpn1信号端相连；cn输入 端通过反相器I₃₁₀与cnn信号端相连；或门I₃₁₁的两个输入端分别与offset_enablen信号 端和cnn信号端相连，输出与cnn1信号端相连；

传输门P₃₁的两端分别与vcom输入端和Vin1输出端相连，其控制信号分别与 offset_enablen信号端和offset_enable输入端相连；当offset_enable等于1时，传 输门P₃₁导通，Vin1等于vcom；当offset_enable等于0时，传输门P₃₁断开；

传输门P₃₂的两端分别与Vinp输入端和Vin1输出端相连，其控制信号分别与 offset_enable输入端和offset_enablen信号端相连；当offset_enable等于1时， 传输门P₃₂断开；当offset_enable等于0时，传输门P₃₂导通，Vin1等于Vinp；

传输门P₃₃的两端分别与vcom输入端和Vin2输出端相连，其控制信号分别与 offset_enablen信号端和offset_enable输入端相连；当offset_enable等于1时，传 输门P₃₃导通，Vin2等于vcom；当offset_enable等于0时，传输门P₃₃断开；

传输门P₃₄的两端分别与Vinn输入端和Vin2输出端相连，其控制信号分别与 offset_enable输入端和offset_enablen信号端相连；当offset_enable等于1时，传 输门P₃₄断开；当offset_enable等于0时，传输门P₃₄导通，Vin2等于Vinn；

电流源I₃₁₂的一端与电源电压VDD相连，一端与PMOS管M₃₁的源极相连；PMOS管 M₃₁的栅极与cnn1信号端相连，其漏极与NMOS管M₃₂的漏极共点并与Vop信号端相连； NMOS管M₃₂的栅极与cp1信号端相连，其源极与电流源I₃₁₃的一端相连；电流源I₃₁₃的 另一端与地GND相连；电容器C₃₁的一端与V_offp输出端相连，另一端与地GND相连；

传输门P₃₅的两端分别与vcom输入端和V_offp输出端相连，其控制信号分别与 clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1 等于1时，传输门P₃₅导通，V_offp等于vcom；当clk_offsetcancel1等于0时，传输 门P₃₅断开；

传输门P₃₆的两端分别与Vop信号端和V_offp输出端相连，其控制信号分别与 clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2 等于1时，传输门P₃₆导通，V_offp等于Vop；当clk_offsetcancel2等于0时，传输 门P₃₆断开；

电流源I₃₁₄的一端与电源电压VDD相连，一端与PMOS管M₃₃的源极相连；PMOS管 M₃₃的栅极与cpn1信号端相连，其漏极与NMOS管M₃₄的漏极共点并与Von信号端相连； NMOS管M₃₄的栅极与cn1信号端相连，其源极与电流源I₃₁₅的一端相连；电流源I₃₁₅的 另一端与地GND相连；电容器C₃₂的一端与V_offn输出端相连，另一端与地GND相连；

传输门P₃₇的两端分别与vcom输入端和V_offn输出端相连，其控制信号分别与 clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1 等于1时，传输门P₃₇导通，V_offn等于vcom；当clk_offsetcancel1等于0时，传输 门P₃₇断开；

传输门P₃₈的两端分别与Von信号端和V_offn输出端相连，其控制信号分别与 clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2 等于1时，传输门P₃₈导通，V_offn等于Von；当clk_offsetcancel2等于0时，传输 门P₃₈断开；

所述绝对值比较电路（2）由两个动态差分比较器、9个反相器、2个D触发器、2 个与门和一个同或门组成；用于对输入信号Clk_in、Vinp、Vinn、Threshold和 offset_enable进行处理，产生两个输出信号，分别从Clk输出端和ctrl4输出端输出； 其中：

Clk_in输入端通过反相器I₄₁与clk1信号端相连，clk1信号端通过反相器I₄₂与 Clk输出端相连；与门I₄₃的两个输入端分别与Clk_in输入端和clk1信号端相连，输出 与Clk_dynamic1信号端相连；

offset_enable输入端通过反相器I₄₁₀与两输入与门I₄₁₆的一个输入端相连，与门 I₄₁₆的另一个输入端与Clk_dynamic1信号端相连，输出与Clk_dynamic信号端相连；

Clk_dynamic信号端通过反相器I₄₄与ckn信号端相连，ckn信号端通过反相器I₄₅与ckp信号端相连；

动态差分比较器I₄₆的ck输入信号端、Vinp输入信号端、Vinn输入信号端和 Threshold输入信号端分别与所述ckp信号端、Vinp输入端、Vinn输入端和Threshold 输入端相连，其outp输出信号端与反相器I₄₇的输入端相连，其outn输出信号端通过反 相器I₄₈与D触发器I₄₉的D端相连；D触发器I₄₉在ckn信号的上升沿触发，其输出与 同或门I₄₁₁的一个输入端相连；

动态差分比较器I₄₁₂的ck输入信号端、Vinp输入信号端、Vinn输入信号端和 Threshold输入信号端分别与所述ckp信号端、Vinn输入端、Vinp输入端和Threshold 输入端相连，其outp输出信号端与反相器I₄₁₃的输入端相连，其outn输出信号端通过 反相器I₄₁₄与D触发器I₄₁₅的D端相连；D触发器I₄₁₅在ckn信号的上升沿触发，其输 出与同或门I₄₁₁的一个输入端相连；同或门I₄₁₁的输出与ctrl4输出端相连；

所述带失调补偿管的差分电压时间转换电路（3）为一个左右对称的差分电路，由 17个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入信 号Clk、差分模拟输入信号Vin1和Vin2，差分模拟输入信号V_offp和V_offn，数字输 入信号ctrl2和ctrl3进行处理，产生三个输出信号，分别从D_p输出端，D_n输出端 和Clkn信号输出端输出；其中：

Clk输入端通过反相器I₅₅与Clkn信号输出端相连；与门I₅₆的两个输入端分别与 Clk输入端和ctrl3输入端相连，输出与ctrl1信号端相连；

所述Vin1输入端与NMOS管M₅₁的栅极相连；NMOS管M₅₂的栅极与ctrl1信号端相 连，其源极与NMOS管M₅₁的漏极、NMOS管M₅₁₂的漏极共点，其漏极和PMOS管M₅₃的漏极、 PMOS管M₅₄的栅极共点并通过电容器C₅₁与地GND相连；PMOS管M₅₃的栅极与所述Clk 输入端相连，其源极和PMOS管M₅₄的源极共点并与电源电压VDD相连；PMOS管M₅₄的漏 极和NMOS管M₅₅的漏极共点并通过反相器I₅₁和反相器I₅₂与所述D_p输出端相连； NMOS管M₅₅的源极与地GND相连，其栅极与Clkn信号输出端相连；NMOS管M₅₁₂的栅极 与NMOS管M₅₁₄的栅极共点并与ctrl2输入端相连，其源极与NMOS管M₅₁₃的漏极相连； NMOS管M₅₁₃的栅极与所述V_offp输入端相连，其源极与NMOS管M₅₁₄的漏极相连；

所述Vin2输入端与NMOS管M₅₆的栅极相连；NMOS管M₅₇的栅极与ctrl1信号端相 连，其源极与NMOS管M₅₆的漏极、NMOS管M₅₁₅的漏极共点，其漏极和PMOS管M₅₈的漏极、 PMOS管M₅₉的栅极共点并通过电容器C₅₂与地GND相连；PMOS管M₅₈的栅极与所述Clk 输入端相连，其源极和PMOS管M₅₉的源极共点并与电源电压VDD相连；PMOS管M₅₉的漏 极和NMOS管M₅₁₀的漏极共点并通过反相器I₅₃和反相器I₅₄与所述D_n输出端相连； NMOS管M₅₁₀的源极与地GND相连，其栅极与Clkn信号输出端相连；NMOS管M₅₁₅的栅 极与NMOS管M₅₁₇的栅极共点并与ctrl2输入端相连，其源极与NMOS管M₅₁₆的漏极相连； NMOS管M₅₁₆的栅极与所述V_offn输入端相连，其源极与NMOS管M₅₁₇的漏极相连；

NMOS管M₅₁₁的漏极和NMOS管M₅₁的源极、NMOS管M₅₆的源极、NMOS管M₅₁₄的源 极、NMOS管M₅₁₇的源极共点，其源极与地GND相连，其栅极与Clkn信号输出端相连； 电阻器R_D与NMOS管M₅₁₁并联。