[发明专利]制造掩膜版的方法

说明书

技术领域

本发明涉及半导体工艺，尤其涉及一种制造掩膜版的方法。

背景技术

集成电路，即“ICs”已从一个硅单芯片上少数器件互联演变成数以百万计器件互联。目前的集成电路的性能和复杂性远远超过原先的想象。为了达到增加复杂性和电路密度(即有多少器件能够被集成在给定的芯片面积上)的目的，最小器件尺寸的大小，也称为器件“关键尺寸”，在一代代集成电路中变得更小。目前制造的半导体器件的尺寸甚至达到了45纳米。

增加电路密度不仅提高了集成电路的性能，也给用户提供了较低的成本。集成电路制造工厂的成本可以高达数亿甚至数十亿美元。每个制造工厂有一定的晶圆产量，而每个晶圆上有一定数量的集成电路。因此，通过使单个器件的电路更小，每个晶圆上能制造出更多的器件，从而增加了制造工厂的集成电路产量。制造更小的器件是非常具有挑战性的，因为集成电路制造的每个工艺有一个极限。这就是说，某一特定工艺通常最低只适应某一个尺寸，在这之后无论是工艺或器件布图都必须改变。这种限制的一个例子就是制造提供高精确性和可靠性的掩膜版的能力。

近年来已经开发了利用芯片代工服务(foundry service)制造客户定制集成电路。无晶圆厂的(fabless)芯片公司经常设计集成电路。这种集成电路需要制造一套通常称为“掩模版(reticle)”的客户专用的光罩。名为中芯国际半导体国际制造上海有限公司(SMIC)的芯片代工制造公司是进行代工服务的芯片公司的一个例子。尽管近年来无晶圆厂的芯片公司和代工服务已经增加，但是仍存在许多限制。例如，用于集成电路制造的掩膜版通常只能提供有限的图形精确度和器件可靠性。如果掩膜版组提供一个比设计规格窄的金属线图形，制造的金属线可能会因为过刻蚀而产生断路。在下文中详细描述这些和其它的极限。

公开号为CN1591180的中国专利公开了一种采用电子束曝光的掩膜版制造方法，该方法包括如下步骤：提供一个接地的掩膜版基底；在所述基底上涂覆抗蚀剂；用电子束曝光所述基底上的多个套准标记图案和电路管芯图案；用电子束曝光所述基底上除上述图案之外的其他图案；去除被电子束曝光的抗蚀剂；腐蚀未被抗蚀剂覆盖的基底部分，在基底上形成掩膜图案；去除基底上剩余的抗蚀剂。

图1-图7还给出了现有技术中制造掩膜版方法的简化示意图。参考图1，所述方法包括提供基底112的步骤110，所述基底112的材料是石英。参考图2，所述方法还包括形成铬层122的步骤120，例如通过溅射沉积法在石英112上形成所述铬层122。参考图3，所述方法还包括形成抗反射层的步骤130，例如通过溅射沉积法在铬层122上形成抗反射层132，所述抗反射层132的材料是氧化铬。参考图4，所述方法还包括形成光刻胶层142的步骤140，所述光刻胶层142涂覆在抗反射层132上，所述光刻胶层142的材料是正性胶。参考图5，所述方法还包括对光刻胶层142曝光的步骤150，根据掩膜版的图形有选择地对光刻胶层142进行曝光，所述正性胶通常包括大分子，通过曝光，大分子可以转变成小分子，并且小分子通常可以快速溶解在化学溶剂中。参考图6，所述方法还包括对光刻胶层显影的步骤160，通过化学溶剂溶解光刻胶层曝光的部分，剩余的光刻胶层形成了光刻胶图形162，所述光刻胶图形162包括光刻胶亚层164。参考图7，所述方法还包括对铬层及抗反射层刻蚀和去除光刻胶层的步骤170，通过刻蚀去除了未被光刻胶图形覆盖的抗反射层，剩余的抗反射层形成抗反射图形172，抗反射图形172包括抗反射亚层174，抗反射层的刻蚀可以使用干刻蚀工艺，湿刻蚀工艺，或者两者结合；通过刻蚀去除未被光刻胶图形覆盖的铬层，剩余的铬层形成铬层图形176，铬层图形176包括铬亚层178，铬层的刻蚀可以采用干刻蚀工艺，湿刻蚀工艺，或者两者结合；抗反射图形172和铬层图形176形成之后，剥离光刻胶。这样，石英112，铬层图形176和抗反射层图形172构成掩膜版179。

参考图8是现有技术所造成的不良品的简化示意图。在刻蚀过程中，由于化学溶液浓度及刻蚀时间的原因或者等离子体入射角度的原因，会出现如图8所示倒梯形金属层，所述倒梯形金属层宽度比所需规格值小，由所述不良掩膜版产品所制造的金属线具有比所需规格值小的宽度，当所需规格值缩到较小的特征尺寸，比如0.13微米，会造成金属线断开。金属线断开的发生降低了半导体制造的良率并且降低了半导体器件的可靠性。

发明内容

本发明解决的问题是提供一种制造掩膜版的方法，解决由于过刻蚀形成的倒梯形金属层所导致的金属线断开缺陷，从而提高掩膜版的合格率，提高半导体器件的可靠性。