[发明专利]刻蚀沟槽的方法

说明书

技术领域

本发明涉及半导体制作技术的刻蚀领域，特别涉及一种刻蚀沟槽的方法。

背景技术

目前，在半导体器件的后段(back-end-of-line，BEOL)工艺中，制作半导体集成电路时，半导体器件层形成之后，需要在半导体器件层之上形成金属互连层，每层金属互连层包括金属互连线和层间介质层(ILD)，这就需要对上述层间介质层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线，一般选用铜作为金属互连线材料。层间介质层包括刻蚀终止层，例如氮化硅层，还包括形成在刻蚀终止层上的层间介质层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)，掺有氟离子的硅玻璃(FSG)或者未掺杂的硅玻璃(USG)。

现有技术中，铜互连层可以为三层，包括顶层、中间层及底层铜互连层，在实际工艺制程中，可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下，可以按要求复制多层中间层铜互连层，有时也会按需要复制两层顶层铜互连层。具有三层铜互连层的半导体器件结构示意图如图1所示。图中层间介质层下是半导体器件层，图中未显示。图中每层铜互连层包括刻蚀终止层101，以及沉积于其上的层间介质层102；由沟槽和连接孔形成的铜互连线103掩埋在层间介质层中，用于连接各个铜互连层。

现有技术在形成沟槽过程中出现问题，所以下面对形成沟槽的方法进行具体介绍。

现有技术形成沟槽的方法包括以下步骤：

步骤11、在层间介质层的表面形成抗反射层，抗反射层可以为：有机抗放射层、或含硅的有机抗放射层、及氮氧化硅(SiON)层等，本实施例中为SiON层，SiON层用于作为刻蚀沟槽时的反射层，降低层间介质层的反射率。

步骤12、在所述抗反射层的表面涂布光阻胶层，并曝光显影图案化所述光阻胶层，定义沟槽的位置。

步骤13、以图案化的光阻胶层为掩膜，依次刻蚀SiON层和层间介质层，形成沟槽。

后续依次去除光阻胶层和SiON层，利用物理气相沉积(PVD)的方法，在刻蚀层间介质层形成的沟槽内沉积铜互连线，并对其进行化学机械抛光(CMP)即可。

需要注意的是，现有技术在刻蚀层间介质层时，一般向刻蚀反应腔内通入四氟化碳(CF₄)进行刻蚀，刻蚀反应腔内只有偏置功率，高频偏置功率为900～1100瓦，低频偏置功率为250～350瓦，偏置功率用于控制等离子体刻蚀的方向性，较高的偏置功率加重等离子体中的离子轰击，对沟槽的侧壁损伤较大，所以导致刻蚀的沟槽出现侧壁边粗糙(line edge roughness，LER)的问题，出现问题的沟槽俯视图如图2所示，图2为扫描电子显微镜(SEM)捕获的沟槽俯视图，从图2可以看出，刻蚀的沟槽侧壁比较粗糙，沟槽侧壁越粗糙，后续在晶圆允收测试(Wafer Acceptance Test)中测得的击穿电压(Break Down Voltage，VBD)越大，这就意味着半导体器件可能由于参数不符合规格而被丢弃。LER为本领域中的专业术语，描述沟槽侧壁的粗糙度，该沟槽侧壁指的是从图2所示的俯视图观察到的沟槽侧壁。

发明内容

有鉴于此，本发明解决的技术问题是：刻蚀形成沟槽时，出现沟槽LER的问题。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种刻蚀沟槽的方法，所述刻蚀在刻蚀反应腔内进行，对层间介质层进行刻蚀形成沟槽，该方法分为两步执行，包括：

第一步刻蚀控制刻蚀反应腔内的压力为一预定值，向刻蚀反应腔内提供偏置功率，向刻蚀反应腔内通入包括氧气和四氟化碳CF₄的气体；

在刻蚀到沟槽深度的1/3～2/3时，执行第二步刻蚀，保持与第一步刻蚀时刻蚀反应腔内的压力相同，向刻蚀反应腔内提供偏置功率、源功率和磁场，向刻蚀反应腔内通入包括氢气、氧气和CF₄的气体。

所述刻蚀反应腔内的压力为20～50毫托mT。

所述第一步刻蚀，刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率；

高频偏置功率为900～1100瓦；

低频偏置功率为250～350瓦。

所述第一步刻蚀，刻蚀反应腔内CF₄的流量为250～300标准立方厘米每分钟sccm。

所述第二步刻蚀，刻蚀反应腔内偏置功率包括高频偏置功率和低频偏置功率；

高频偏置功率为600～800瓦；