[发明专利]一种适用于MIPS处理器的AES加密单元

权利要求书

1.一种适用于MIPS处理器的AES加密单元，能够完成AES加/解密运算，采用2 级流水线结构，其特征在于由第一、第二、第三、第四和第五多路选择器(1、3、6、8、 10)，字节替换单元(2)，第一和第二64位寄存器(4、9)，异或单元(5)，列混合单元 (7)组成，其中：

第一多路选择器(1)，输入为明文与轮密钥异或的128位输出和第一64位寄存器(4) 的输出，根据控制信号，选择64位输出到字节替换单元；所述控制信号为AES加密、AES 解密和运算开始信号；

字节替换单元(2)，它将第一多路选择器(1)的输出在有限域上进行字节替换，将 替换后的结果输出到第二多路选择器(3)、第四多路选择器(8)和第五多路选择器(10)；

第二多路选择器(3)，输入为字节替换单元(2)的64位输出和列混合单元(7)的 64位输出，选择控制信号为模式信号；根据模式信号，加密运算则将字节替换单元(2) 的输出结果输入到第一64位寄存器(4)；解密运算则将列混合单元(7)的输出结果输入 到第一64位寄存器(4)中；

第一64位寄存器(4)，输入为第二多路选择器(3)的输出，它将这一结果挡一拍时 钟再输出到第一多路选择器(1)和第三多路选择器(6)，以减小关键路径延时；

异或单元(5)，将明文和轮密钥异或；

第三多路选择器(6)，输入为明文与轮密钥异或的128位输出和第一64位寄存器的 输出，选择控制信号为模式信号和运算开始信号，选择64位输出到列混合单元；

列混合单元(7)，它将第三多路选择器的输出结果进行列混合运算，运算结果送入第 二多路选择器、第四多路选择器和第五多路选择器；

第四多路选择器(8)，输入为字节替换单元的输出和列混合单元的输出，控制信号为 模式信号，加密则将列混合单元的结果送入第二64位寄存器，解密则将字节替换单元的 结果送入第二64位寄存器；

第二64位寄存器(9)，它将每轮中第一个64位的加密结果储存，使能信号为运算开 始信号存储两个时钟周期后的脉冲信号；

第五多路选择器(10)，输入为字节替换单元的64位输出、列混合单元的64位输出、 明文与轮密钥异或的128位输出和第二64位寄存器的锁存结果，控制信号为模式信号和 异或判断信号，异或则直接选择明文与轮密钥的异或结果作为最后输出，加密则选择列混 合单元的输出和第二64位寄存器的锁存结果作为最后的输出，解密则选择字节替换单元 的输出和第二64位寄存器的锁存结果作为最后的输出。