[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及半导体集成电路设计，特别涉及静电放电保护装置。

背景技术

随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电(ESD，Electro Static Discharge)电压的上限值也不断减小。因而，静电放电对半导体器件产生的不利影响也越来越严重。

现有静电放电保护的实践中，常会采用大尺寸的PMOS管构成静电放电保护装置。参照图1所示，现有技术的一种静电放电保护装置的等效电路包括：位于电源线VDDH和接地线GND之间的串联连接的电阻R1和电容C1，以及栅极接于电阻R1和电容C1之间的PMOS管M1，所述PMOS管M1的源极和基极接于电源线VDDH，漏极接于接地线GND。当所述电源线VDDH面临静电放电脉冲时，由于电阻R1、电容C1的延迟、耦合作用，PMOS管M1的栅极电压被耦合到相对于源极电压更低的电压值上。此时，PMOS管M1开启，通过连接于接地线GND的漏极，泄放静电放电电流。

在一些高电压容限的应用中，所述电源线VDDH上加载的电压通常都较高，但随着半导体器件制造工艺的发展，所述PMOS管的工作电压容限却在不断降低。以图1所示的静电放电保护装置为例，假定PMOS管的工作电压容限为VDD，则在芯片处于正常工作状态时，由于电源线VDDH上加载的电压通常接近或超过2VDD，PMOS管M1将长期处于远高于其工作电压容限的高电压应力下。长此以往，将影响PMOS管中的栅氧化层的可靠性。在一些严重的情况下，所述电源线VDDH在面临静电放电脉冲时，PMOS管M1的栅氧化层可能会被击穿，导致静电放电保护装置丧失保护功效，电路遭到破坏。

发明内容

本发明解决现有技术静电放电保护装置中用作放电器件的PMOS管，在芯片正常时，也处于远高于其工作电压容限的高电压应力下，其栅氧化层可靠性受到不利影响的问题。

为解决上述问题，本发明提供一种静电放电保护装置，包括：连接第一电源线、第二电源线和接地线的静电放电电路及提供静电放电电路偏置电压的偏置控制电路；所述静电放电电路至少包括呈堆叠结构的第一及第二PMOS管；所述第一PMOS管的源极接于第一电源线，栅极接于所述偏置控制电路，漏极接于第二PMOS管的源极；所述第二PMOS管的漏极接地，栅极经由偏置控制电路与第二电源线相连，所述第二PMOS管的栅极电压使得第一及第二PMOS管在芯片正常工作时均处于工作电压容限内；所述偏置控制电路在第一电源线面临静电放电脉冲时开启所述第一、第二PMOS管。

与现有技术相比，上述静电放电保护装置具有以下优点：通过其中一个或多个PMOS管的栅极被固定置于相应电压上，使得芯片正常工作时，堆叠结构中的各PMOS管都处于工作电压容限内，保证了各PMOS管栅氧化层的可靠性，有利于所述静电放电保护装置的静电保护功效。

附图说明

图1是现有技术的一种静电放电保护装置的等效电路示意图；

图2是本发明静电放电保护装置的一种实施例的等效电路示意图；

图3是本发明静电放电保护装置的另一种实施例的等效电路示意图。

具体实施方式

参照图2所示，本发明静电放电保护装置的一种实施例的等效电路包括：静电放电电路及偏置控制电路。所述静电放电电路包括：第一PMOS管M11、第二PMOS管M12。所述偏置控制电路包括：PMOS管M13、M15、M17，NMOS管M14、M16、M18及M19，第一电阻R11、第二电阻R12及第三电阻R13，第一电容C11、第二电容C12、第三电容C13及第四电容C14。所述偏置控制电路用于提供第一PMOS管M11、第二PMOS管M12的偏置电压。