[发明专利]集成电路铜互连结构的制作方法

说明书

技术领域

本发明涉及半导体技术领域，更为具体的，本发明涉及一种集成电路铜互连结构的制作方法。

背景技术

集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了达到复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于0.25微米。

不断增加的电路密度不仅提高了IC的性能和复杂程度，同时还给客户带来更低成本的部件。一套集成电路生产设备可能要花费几亿甚至几十亿美元。而每个生产设备的产率是一定的，硅片上的IC数量也是确定的，因此，通过减小IC上每个器件的特征尺寸，就可以在同一硅片上制作出更多的器件，从而提高了整个产线的产量。但是，随着IC特征尺寸的不断减小，矛盾日益凸显，即，IC的导电部分(如引线互连)与晶体管的间距越来越小，而为了适应导电部分的尺寸，用来隔离导电部分的介电层也越做越薄。所述晶体管间距减小，随之产生了诸如耦合噪声、功率损失、RC延迟等问题。

为解决上述因IC版图集成度大幅提高而引起的问题，一个可采用的解决方案就是采用铜作为IC互连引线材料。但是，铜的应用又给工艺集成带来了挑战，铜在互连结构制作工艺中产生了许多铝不会发生的问题，其中一个问题即是铜突起缺陷的形成。铜互连线结构通常是通过双镶嵌工艺制作的，所述工艺是刻蚀介电层而形成沟槽，接着再在沟槽中填充铜。填入铜之前会在沟槽或开口内形成阻挡层以预防铜原子扩散，由于沟槽内的铜有三边受到阻挡层束缚，故当温度上升时铜只能向上或沿铜线方向膨胀。这种因铜沿铜线方向膨胀而产生的尖丁状突起即被称为铜突起缺陷“Cu hillock”。一般来说，铜突起的尺寸很小，不会影响0.13微米及以上工艺节点的良率。但随着工艺节点降低到0.09微米以下，铜突起可能会造成诸如短路之类的缺陷，从而影响良率。

目前已有诸多减少铜突起缺陷的方法，其中之一是降低制作工艺温度，铜突起缺陷大约形成于150摄氏度以上，控制铜互连结构制作工艺温度在此温度下可以避免铜突起缺陷形成。但是，低温下制作半导体元件会带来密度或均匀性较差的问题。

申请号200610137340.4的中国发明专利申请公布了一种互连线的结构及形成方法。所述互连线形成方法是通过掺杂锡或铝等金属材料，形成多层掺杂的金属层来制作铜互连结构以减少铜突起缺陷，同时，所述掺杂的金属层通过多个高杂质浓度及多个低杂质浓度的金属层互相间隔而成。但是，所述多层的金属层制作增加了工艺的复杂度，不利于工艺集成。

综上，需要一种改进的铜互连制作的工艺方法以减少铜突起缺陷对芯片的影响。

发明内容

本发明解决的问题是提供一种集成电路铜互连结构的制作方法，减少了铜互连结构中由于初始应力特性产生的铜突起现象，进而减少了由于铜突起带来的介电层穿通缺陷。

为解决上述问题，本发明提供了一种集成电路铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有铜互连结构，所述铜互连结构具有初始应力特性；将形成有铜互连结构的半导体衬底装入反应腔体中；在所述反应腔体中，对所述铜互连结构进行退火处理，以使所述铜互连结构具有二次应力特性，所述二次应力特性小于初始应力特性。

可选的，所述铜互连结构退火处理的气氛为氮气、惰性气体或二者的混合气体；

可选的，所述铜互连结构退火处理的工艺参数为：气压为2torr至10torr；反应温度为300摄氏度至450摄氏度；反应时间为30秒至200秒；气体流量为1600至2200SCCM；

可选的，所述反应腔体为化学气相淀积腔体；

可选的，所述铜互连结构的退火处理后，还包括继续在同一反应腔体内，在所述形成有铜互连结构的半导体衬底上形成介电层，退火过程与所述介电层的形成是连续的，半导体衬底不需要从反应腔体中取出，即所述半导体衬底不会暴露在空气中；所述介电层通过等离子体增强型化学气相淀积形成，所述介电层的成分是氮化硅、碳氮化硅或其他便于刻蚀和平坦化的介电材料；所述介电层的形成温度范围与所述铜互连结构的退火处理的温度范围相同，所述退火处理后没有升温或降温过程；

可选的，所述介电层形成后，还包括继续在所述介电层上形成金属间介电层，所述金属间介电层为低K介电材料。

与现有技术相比，本发明具有以下优点：