[发明专利]垂直式闪存结构及其制造方法

说明书

技术领域

本发明涉及半导体器件及半导体制造技术领域，特别涉及一种垂直式闪存结构及其制造方法。

背景技术

随着半导体技术的发展，闪存(flash memory)作为一种非挥发性存储器得到了广泛的应用。闪存在传统的MOS晶体管结构基础上增加了一个浮栅和一层隧穿氧化层，并利用浮栅来存储电荷，实现了存储内容的非挥发性。

专利号为ZL03151284.4的中国专利公开了一种垂直式闪存结构及其制造方法。图1至图6给出了上述垂直式闪存结构制造方法的剖面结构示意图。

如图1所示，提供半导体底材2，在所述半导体底材2上刻蚀形成凹陷区域4，之后通过离子注入分别形成源极和漏极区域6。

如图2所示，在所述半导体底材2上的凹陷区域4内填充绝缘材料8，所述绝缘材料8完全覆盖所述凹陷区域4，之后使用化学机械抛光对所述半导体底材2的表面进行平整化。

如图3所示，对所述绝缘材料8进行刻蚀以暴露出部分凹陷区域4，并残留一部分绝缘材料在所述半导体底材2上，所述残留的绝缘材料8的厚度约为0.1微米。

如图4所示，在所述凹陷区域4的壁面上形成氧化层10；之后再在所述氧化层10的竖直表面上形成散射状的硅颗粒12作为浮栅(floating gate)；之后，沉积一层氧化硅氮化硅(ON)或者是氧化硅氮化硅氧化硅(ONO)材料薄膜14于所述散射状硅颗粒12的竖直表面上作为复合介质层；然后在所述薄膜14的竖直表面上形成非晶型硅层16作为控制栅(control gate)；最后沉积一绝缘层18于所述凹陷区域4，并使用化学机械抛光进行平整化。

如图5所示，使用选择性刻蚀去除部分散射状硅颗粒12以及非晶型硅层16，定义出合适的沟道长度(channel length)。

如图6所示，在对所述散射状硅颗粒12以及非晶型硅层16进行刻蚀之后，在所述刻蚀部分填充绝缘材料20，并使用化学机械抛光进行平整化。

上述方案制造所得的垂直式闪存结构如图6所示，图6包括了两个垂直式闪存单元，分别为闪存单元30和闪存单元40，其导电沟道22几乎与所述半导体底材2的水平表面垂直，以图6中的闪存单元30为例，其导电沟道22由源极区域6的最右端延伸至漏极区域6的最左端。但是，由于所述源/漏极区域6是通过在衬底2上刻蚀形成凹陷区域后通过离子注入形成的，源极与漏极彼此之间并没有覆盖的区域，使得所述导电沟道22为端到端的连接，所述导电沟道22与源/漏极区域6的接触面积都很小，使得有效沟道在水平方向上的深度较浅，造成导通电阻增大，降低了器件的反应速率。

发明内容

本发明解决的问题是提供了一种垂直式闪存结构及其制造方法，降低了沟道导通电阻，提高了器件性能。

本发明提供了一种垂直式闪存的制造方法，包括如下步骤：

提供衬底，在所述衬底上形成源区；

在所述源区水平表面上形成第一介质层，所述第一介质层覆盖所述源区；

在所述第一介质层中形成开口，所述开口露出所述源区的一部分；

在所述开口中形成硅材料层，作为有源区；

去除所述第一介质层的一部分，暴露出所述有源区的竖直表面；

在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅、控制栅介质层和控制栅；

在所述有源区的水平表面上形成漏区。

可选的，有源区的形成方法为选择性外延生长(SEG)。

可选的，所述浮栅介质层的材料为氧化硅。

可选的，所述控制栅介质层为氮化硅/氧化硅叠层结构或者氧化硅/氮化硅/氧化硅叠层结构。

可选的，所述浮栅层和控制栅层的材料为多晶硅或掺杂的非晶硅。

可选的，所述漏区的形成方法为选择性外延生长或者离子注入。

可选的，刻蚀去除所述第一介质层的一部分后，剩余的第一介质层的厚度为50埃至1000埃。

可选的，在所述有源区的竖直表面上依次形成浮栅介质层、浮栅、控制栅介质层和控制栅包括：在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅层、控制栅介质层、控制栅层和第二介质层；以垂直方向刻蚀去除部分浮栅层和控制栅层，形成浮栅和控制栅，并在刻蚀形成的沟槽中填充第三介质层；沿水平方向对所述第二介质层、第三介质层、浮栅介质层、控制栅介质层和有源区的表面进行平整化。

为了解决上述问题，本发明还提供了一种垂直式闪存结构，包括：

衬底；

源区，形成于所述衬底的水平表面上；

有源区，形成于所述源区的水平表面上，覆盖部分源区；