[发明专利]基于FPGA的LVDS接口电路和数据传输方法无效
| 申请号： | 200910200874.0 | 申请日： | 2009-12-21 |
| 公开（公告）号： | CN102104375A | 公开（公告）日： | 2011-06-22 |
| 发明（设计）人： | 李优杏;何虎刚 | 申请（专利权）人： | 上海贝尔股份有限公司 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 王波波 |
| 地址： | 201206 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 基于 fpga lvds 接口 电路 数据传输 方法 | ||
1.一种基于FPGA的低电压差分信号传输接口电路，包括：
字节组合器，用于将输入的多路低速并行数据转换成一路高速并行数据作为输出；
时钟比特添加器，向所述一路高速并行数据添加时钟比特；
低电压差分信号传输接口，将添加时钟比特之后的并行数据转换为串行数据进行发送；以及
锁相环，用于向低电压差分信号传输接口提供时钟信号。
2.如权利要求1所述的低电压差分信号传输接口电路，其中，时钟比特添加器将时钟比特添加到所述一路高速并行数据中的每个字节之前。
3.如权利要求1所述的低电压差分信号传输接口电路，其中，时钟比特添加器将时钟比特添加到所述一路高速并行数据中的每个字节之后。
4.如权利要求2或3所述的低电压差分信号传输接口电路，其中，所述时钟比特是“10”或“01”。
5.一种低电压差分信号传输方法，包括：
将输入的多路低速并行数据转换成一路高速并行数据；
向所述一路高速并行数据添加时钟比特；以及
将添加时钟比特之后的并行数据转换为串行数据进行发送。
6.如权利要求5所述的方法，其中，向所述一路高速并行数据添加时钟比特的步骤包括：将时钟比特添加到所述一路高速并行数据中的每个字节之前。
7.如权利要求5所述的方法，其中，向所述一路高速并行数据添加时钟比特的步骤包括：将时钟比特添加到所述一路高速并行数据中的每个字节之后。
8.如权利要求6或7所述的低电压差分信号传输接口电路，其中，所述时钟比特是“10”或“01”。
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