[发明专利]基于FPGA的LVDS接口电路和数据传输方法

说明书

技术领域

本发明涉及数字电路领域，具体涉及一种基于FPGA的LVDS接口电路和数据传输方法。

背景技术

LVDS(低电压差分信号传输)是一种串并/并串转换接口，用于芯片之间的数据传输。在发送端，多路并行的数据合并成一路被发送，而在接收端，将一路数据转换成多路接收。在现有技术中，由于高速串行数据流、被发送数据的偏斜以及链路所增加的偏斜，接收机很难建立正确的接收字边界并对数据进行重新排列。

通常的方法是，LVDS接口电路必须在数据流中插入公共字，并按照8B/10B进行编码。8B/10B也叫做8字节/10字节或8B10B。具体地，8B/10B编码是将一组连续的8比特数据分解成两组数据，一组3比特，一组5比特，经过编码后分别成为一组4比特的代码和一组6比特的代码，从而组成一组10比特的数据发送出去。相反，解码是将1组10比特的输入数据经过变换得到8个数据比特。数据值可以统一的表示为DX.Y或KX.Y，其中D表示为数据代码，K表示为特殊的命令代码，X表示输入的原始数据的低5位EDCBA，Y表示输入的原始数据的高3位HGF。

8B/10B编码的特性之一是保证DC平衡。采用8B/10B编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5比特，即每5个连续的“1”或“0”后必须插入一比特的“0”或“1”，从而保证信号DC平衡，就是说，在链路超时的情况下不致发生DC失调。通过8B/10B编码，可以保证传输的数据串在接收端能够被正确复原。除此之外，利用一些特殊的代码(例如在PCI-Express总线中为K码)，可以帮助接收端进行还原工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。

接收机检查公共字，控制专用数据重排列电路，以获取重新排列的数据。在8B/10B方案中，数据传输的效率小于80％。

此外，公共字之间的间隔会影响接收机的效率和训练时间。如果间隔较短，接收机能够在特定时间内检查更多的公共字，并快速完成训练过程。但是，数据流中的公共字过多会使效率变低。如果间隔较长，则效率会较高，但训练时间又会较长。

图1是示出了现有技术中的一种LVDS接口电路的框图，用于将并行数据转变为串行数据。如图1所示，LVDS接口电路10包括DPRAM 110、公共字插入器120、字节组合器130、8B/10B编码器140、第一PLL 150、第二PLL 160和LVDS-TX接口170。图2是示出了图1中的LVDS接口电路的信号时序图，其描述了LVDS接口电路10中各处信号的时序。下面结合附图1来描述传统的LVDS接口电路。

假设需要传输的数据是频率为30.72MHz的16比特数据，如图1所示，ifft_dataout[15:0]是频率为30.72MHz的15比特数据，write_en是写使能信号，write clk是写时钟信号，DPRAM是双口RAM，用于数据的缓存。在传统方案中，由于需要在数据中插入特殊的字符，也就是K字，并且K字的插入是有规律性的，可以控制读DPRAM的使能信号read en，这样得到了从DPRAM读取的数据q_out[15:0]，由于要保证DPRAM读写在一定时间内读取的数据是一样的，并且由于需要插入K字(或者是读使能的特性)，假设插入K字的间隔是M，这样读写时钟的关系是：read clk＝(M+1)/M*write clk，其中add_k是指示加入K字的位置，这样得到了频率为30.72MHZ的ant_i_data[15:0]数据。通过字节组合器130，得到频率为61.44MHz的8比特数据ant_i_data_t[7:0]。commen_en指示K字的位置，以便8B/10B完成数据的编码，得到10比特数据ant_i_data_tt[9:0]。最后，通过LVDS-TX接口170发送。

在这里，通过以下两组示例参数来对比传输效率和训练时间。

第一组参数：公共字之间的间隔为60且线路速率为633.6Mbps。

此时，由于假设插入K字的间隔是60，也就是每59个数据插入一个K字(和数据位宽没有关系)，这样通道效率(用于传输有效数据量)是59/60；由于插入K字后的数据需要8B/10B编码，所以会消耗20％的信道资源，那么用于传输有效数据的效率是80％，也就是0.8；这样考虑到K字、8B/10B编码，总的效率是1x0.8x(59/60)≈80％。