[发明专利]用作静电保护结构的MOS晶体管及其制造方法

说明书

技术领域

本发明涉及一种半导体集成电路器件，特别是涉及一种作为低压或高压电路的静电保护结构的MOS晶体管。

背景技术

静电对于电子产品的伤害一直是不易解决的问题，目前在半导体集成电路中使用最多的ESD(Electrical Static Discharge，静电放电)保护结构为GGMOS(Ground Gate MOSFET，栅极接地的MOS晶体管)。GGMOS器件具体包括低压MOS(即普通MOS晶体管)、LDMOS(Latetal DiffusionMOSFET，横向扩散MOS晶体管)和DDDMOS(Double Diffusion Drain MOSFET，双扩散漏极MOS晶体管)等。其中低压MOS主要作为低压电路的静电保护结构，LDMOS和DDDMOS主要作为高压电路的静电保护结构。

目前用作静电保护结构的主要是n型MOS晶体管，本申请文件中涉及的低压MOS、LDMOS、DDDMOS均以n型进行说明。

请参阅图1，这是一种n型的低压MOS，在p型衬底10上为p阱12。p阱12中有三个隔离结构131、132、133。p阱12之上为栅极14，栅极14两侧为侧墙15。p阱12中且在隔离结构131、132之间为p型重掺杂区161，作为p阱12的引出端。p阱12中且在隔离结构132和侧墙15的一侧之间为n型重掺杂区162，作为源极。p阱12中且在隔离结构133和侧墙15的另一侧之间为n型重掺杂区163，作为漏极。所述低压MOS用作半导体集成电路的静电保护结构时，p型重掺杂区161和源极162接地，栅极14通过串联一电阻接地，漏极163接静电。

请参阅图2a，这是一种n型LDMOS。在p型衬底10上为n阱11，n阱11中有p阱12。隔离结构131在n阱11和/或p阱12中。隔离结构132在p阱12中。隔离结构133、134在n阱11中。n阱11之上为栅极14，栅极14的一侧在p阱12之上，另一侧在隔离结构133之上。栅极14两侧为侧墙15。p阱12中且在隔离结构131、132之间为p型重掺杂区161，作为p阱12的引出端。p阱12中且在隔离结构132和侧墙15的一侧之间为n型重掺杂区162，作为源极。n阱11中且在隔离结构133、134之间为n型重掺杂区163，作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，p型重掺杂区161和源极162接地，栅极14通过一电阻接地，漏极163接静电。

请参阅图2b，这是另一种n型LDMOS。在p型衬底10上为p阱12，p阱12中有n阱11。隔离结构131、132在p阱12中。隔离结构133在n阱11中。隔离结构134在n阱11和/或p阱12中。p阱12之上为栅极14，栅极14的一侧在p阱12之上，另一侧在隔离结构133之上。栅极14两侧为侧墙15。p阱12中且在隔离结构131、132之间为p型重掺杂区161，作为p阱12的引出端。p阱12中且在隔离结构132和侧墙15的一侧之间为n型重掺杂区162，作为源极。n阱11中且在隔离结构133、134之间为n型重掺杂区163，作为漏极。所述LDMOS用作半导体集成电路的静电保护结构时，p型重掺杂区161和源极162接地，栅极14通过一电阻接地，漏极163接静电。

请参阅图3a，这是一种n型DDDMOS。在p型衬底10上为n阱11，n阱11中有p阱12。隔离结构131在n阱11和/或p阱12中。隔离结构132在p阱12中。隔离结构133在n阱11中。p阱11之上为栅极14，栅极14的一侧在p阱12之上，另一侧在n阱11之上。栅极14两侧为侧墙15。p阱12中且在隔离结构131、132之间为p型重掺杂区161，作为p阱12的引出端。p阱12中且在隔离结构132和侧墙15的一侧之间为n型重掺杂区162，作为源极。n阱11中且在隔离结构133和侧墙15的另一侧之间、并且不与侧墙15的另一侧直接接触(即相距一定距离)的为n型重掺杂区163，作为漏极。所述DDDMOS用作半导体集成电路的静电保护结构时，p型重掺杂区161和源极162接地，栅极14通过一电阻接地，漏极163接静电。