[发明专利]MTP器件单元结构及其操作方法

说明书

技术领域

本发明涉及一种NVM(Non Volatile Memory，非易失性存储器)，特别是涉及一种MTP(Multi-Time Programmable，可多次编程)的NVM器件。

背景技术

中国发明专利申请公布说明书CN101373634A(公开日2009年2月25日)公开了一种MTP器件单元结构，其可以通过普通的CMOS逻辑工艺制造，而无需增加任何额外的掩膜或工艺步骤。

请参阅图1a，上述专利申请所公开的一种现有的MTP单元结构包括选择晶体管10、编程晶体管20和擦除晶体管30。选择晶体管10的源极11作为漏端BL，选择晶体管10的栅极12作为选择端SG，选择晶体管10的漏极13与编程晶体管20的源极21相连接。编程晶体管20的栅极与擦除晶体管30的栅极为同一个浮栅(floating poly)22。编程晶体管20的漏极23、选择晶体管10所在n阱14、编程晶体管20所在n阱24三者相连接，并作为编程端WL。擦除晶体管30的源极31和漏极33连接在一起作为擦除端EG。擦除晶体管30所在p型衬底或n阱34接地。

图1a所示的MTP器件单元结构中，选择晶体管10为PMOS，位于n阱14中；编程晶体管20也是PMOS，位于n阱24中；擦除晶体管30为NMOS，位于p型衬底或n阱34中。n阱14与n阱24可以是同一个n阱，也可以是不同n阱。n阱34则与n阱14、n阱24都不相同。

请参阅图1b，这是上述专利申请所公开的另一种现有的MTP单元结构，与图1a的区别是，擦除晶体管30由NMOS换成了PMOS。此时，擦除晶体管30位于n阱34中。n阱34则与n阱14、n阱24都不相同。擦除晶体管30的源极31、漏极33和所在n阱34连接在一起作为擦除端EG。

对于普通的MOS晶体管而言，其源极和漏极是可以互换的，取决于如何说明和定义。因此上述图1a和图1b所示的MTP器件单元结构中，选择晶体管10的源极11和漏极13可以互换，编程晶体管20的源极21和漏极23可以互换，擦除晶体管30的源极31和漏极33可以互换。

上述MTP器件单元结构的编程方法可以采用CHE(channel hot electroninjection，沟道热电子注入)机制、或者BBHE(band-to-band-tunnelingindeced hot electron injection，带带隧穿热电子注入)机制、SSI(sourceside injection，源极侧注入)机制、FN(Fowler-Nordheim tunneling，福勒-诺德海姆隧穿)机制等。上述MTP器件单元结构的擦除方法可以采用FN机制、或者BBHE机制、CHE机制等。

上述MTP器件单元结构具有如下缺点：

第一，由于编程端WL在编程晶体管20的一侧，那么选择晶体管10与编程晶体管20中间共用的浮接p型重掺杂区(即相连接的选择晶体管10的漏端13和编程晶体管20的源端21)的电位会对浮栅22产生反耦合效果，使得沟道电流变小，影响编程效果。更详细的内容可以参考《Single PolyPMOS-based CMOS-Compatible low voltage OTP》(《Proc.of SPIE》第5837卷第953～960页)中对于耦合关系的描述。

第二，上述MTP器件单元结构在编程时，编程晶体管20的沟道中受碰撞电离产生的空穴需漂移2个沟道区域(即编程晶体管20的沟道区域和选择晶体管10的沟道区域)，才能被负电源漏端BL吸收，这大大影响了MTP器件的编程速度。

第三，请参阅图3，由于上述两点不足之处，当编程晶体管20的栅氧化层(即浮栅22下方的二氧化硅，有时也称为隧穿氧化层)厚度为较大的Tox2时，栅氧化层的能带弯曲程度较小，沟道区价带Ev顶到栅氧化层导带Ec顶之间的距离较大，空穴在沟道中碰撞电离后产生的电子需要克服较大的势垒才能穿越栅氧化层，这要求较大的能量或较长的时间，表现为编程效率较差。当编程晶体管20的栅氧化层厚度为较小的Tox1时，栅氧化层的弯曲程度较大，沟道区价带Ev顶到栅氧化层导带Ec顶之间的距离较小，电子只需要客服较小的势垒就能穿越栅氧化层，表现为编程效率较好。