[发明专利]制造半导体元件的方法

说明书

技术领域

本发明涉及一种制造半导体元件的方法，特别是涉及一种形成金属氧 化物半导体元件(metal-oxide-semiconductor device)的制造方法。

背景技术

在集成电路中，金属氧化物半导体元件(MOS devices)是基本的结构元 件。在习知的MOS元件中，栅电极常常包括掺杂有P型或N型杂质的多晶 硅，而其是利用例如离子植入或热扩散的掺杂操作。图1是现有习知的具 有一栅电极的金属氧化物半导体元件。在一典型的制造方法中，在形成一 包含栅介电质4以及多晶硅栅电极6的栅极叠层(或称为栅极堆叠)后， 进行植入以掺杂杂质。植入一般包括形成高掺杂的源极与漏极区的植入， 以及形成深源极与漏极区(deep source and drain regions)的植入。

一些MOS元件，例如具有多晶硅栅电极的元件，呈现出一种载子空乏 效应(carrier depletion effect)，也称为多晶空乏效应(poly depletion effect)或多晶硅空乏现象(polysilicon depletion)。当一施加的电场由 靠近栅介电质4的栅电极6赶走载子时，发生多晶空乏效应而形成一空乏 区。在掺杂有n型的多晶硅中，空乏层包含离子化不可移动的供体位置 (ionized non-mobile donor sites)。而在掺杂有n型的多晶硅中，空乏 区包含了离子化不可移动的受体位置(ionized non-mobile acceptor sites)。空乏效应增加了有效栅介电质厚度，并使其更难在半导体表面建 立一反转层(inversion layer)。

典型地，所植入的杂质在栅电极6的上部具有高掺杂浓度，而在接近 于栅介电质4的栅电极6之下部区域8，杂质浓度是低的。栅电极6与栅 介电质4间的介面区域的低杂质浓度将增加多晶空乏效应的可能性。

图2是一种试图解决多晶空乏问题的中间步骤。在基材10上形成栅介 电质层12之后，在栅介电质层12上形成多晶硅层14。多晶硅层14在其形 成过程中，是以p型或n型杂质进行原位掺杂(in-situ doped)。假设一p 型杂质是原位掺杂，移除N型金属氧化物半导体区(NMOS region)16中多 晶硅层14的一部分，而露出下方的栅介电质层12，此时P型金属氧化物半 导体区(PMOS region)18中多晶硅层14的一部分留下未被移除。在后续步 骤中，如图3所示，在NMOS区16中，以n型杂质原位掺杂形成多晶硅层 20。在后续步骤中，接着图案化多晶硅层14及20而形成栅极叠层。藉由 原位掺杂杂质，介面区域将具有高的杂质浓度，且解决多晶硅空乏问题。

然而，由NMOS区16移除多晶硅层14，将造成下方栅介电质层12的顶 部被移除，因此造成栅介电质层12厚度的变异。最终的MOS元件中栅介电 质厚度的变异会对MOS元件性能产生不良影响。在先进的技术中，栅介电 质层12厚度降低至约或更低，栅介电质厚度的变异是很显著的。因此， 需要一解决方案，以消除或至少减少其厚度的变异。

发明内容

藉由本发明的实施例，降低、解决或避免上述或其他问题，本发明提 供具有超浅接面(ultra-shallow junctions)的MOS元件，例如金属氧化物 半导体场效电晶体(MOSFETs)。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种制造一半导体元件的方法，其包括以下步骤：形成一栅 介电质层于一半导体基材上；形成一第一电极层于该栅介电质层上，该第 一电极层是未掺杂的；掺杂该第一电极层，该掺杂是至少一部分以原子层 掺杂进行；以及形成一第二电极层于该第一电极层上，该第二电极层是掺 杂的。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的方法，其还包括：在该掺杂第一电极层之前，薄化该第一电极 层。

前述的方法，其中所述的掺杂该第一电极层的步骤包括掺杂该第一电 极层为一第一导电型，且还包括掺杂该第一电极层为一第二导电型。

前述的方法，其中所述的掺杂该第一电极层为一第二导电型的步骤是 至少部分以原子层掺杂进行。

前述的方法，其中所述的第一电极层被掺杂为一第一导电型，且更包 括：掺杂该第二电极层的一部分为一第二导电型；以及将被掺杂为该第二 导电型的该第二电极层的该部分移除。