[发明专利]存储器接口及其操作方法

说明书

技术领域

本发明涉及存储器接口和存储器接口的操作方法。

背景技术

随着信息处理技术的进步，半导体存储器件能够以较少的消耗功率执行高速度操作。作为此种半导体存储器件，已知使用数据选通信号(DQS)的技术。通过诸如DDR2(双倍数据速率2)SDRAM(同步DRAM)和DDR3 SDRAM的具有Gbps量级的数据传输速率的半导体存储器件示例了半导体存储器件。

一般地，在高速半导体存储器件和中央处理单元(CPU)之间插入存储器接口。诸如DDR2 SDRAM和DDR3 SDRAM的商业化的半导体存储器件在接通电源之后其内部电路立即具有不稳定的逻辑状态。在半导体存储器件中，为了确保正常操作，在接通电源之后通过存储器接口立即执行初始化。

图1是示出传统的半导体存储器件的初始化操作的流程图。参考图1，在步骤S1，使能I/O和存储器，并且设置其初始值。然后，在步骤S2，执行时序校准。然后，在步骤S3，结束初始化序列并且准备开始正常操作。

图2A至图2C是示出上述时序校准的操作和构造的框图。基于存储器侧和接口侧上的控制执行时序校准。图2A是示出时序校准的第一阶段的图。图2B是示出时序校准的第二阶段的图。图2C是示出时序校准的第三阶段的图。参考图2A，在时序校准的第一阶段中，传输速率被减少，并且用于读取校准的数据(例如，PRBS 27-1)被写入。参考图2B，在第二阶段中，使用被写入的数据执行读取侧上的DQ和DQS的偏斜调整(skew adjustment)。参考图2C，在第三阶段中，执行写入侧上的DQ和DQS上的偏斜调整。

在传统的偏斜调整中，当物理限制(例如，诸如在相对准确度和衬底布线中的变化的通过设计师能够调整的限制)不能够在写入侧被抑制时，模式被更改为SDR模式，或者减少传输速率以可靠地写入数据。方法需要有在通常模式“运行中(on the fly)”安全地切换时钟的模式和分频比的功能和测试电路。测试要求诸如PRBS(伪随机比特序列)的伪随机模式。例如，当使用诸如PRBS7级的特殊样式(pattern)长度来执行上述时序校准时，必须执行下面三个处理：

“读取数据的写入”，

“读取的校准”，以及

“写入的校准”。

当在读取中不能正确地读取数据时，难于确定其是由于初始写入的故障引起或者由读取中的问题引起。当初始写入失败时，需要通过降低频率再次执行写入。

除了上述技术之外，已知存储器接口电路的另一种技术。日本专利申请公开(JP-P2007-058990A：第一传统的示例)描述了如下的方法，其中，数据和用于对数据进行采样的选通信号之间的相位关系在输入和输出之间进行变化的接口中允许进行环路测试。参考第一传统的示例，为了测试输入侧和采样电路上的相位位移，在输出侧上的相位位移电路中以相同相位来输出DQ和DQS，并且通过移相电路将DQS移相了90度并且通过采样电路对DQS进行采样。为了测试输出侧上的功能，相位位移电路被控制使得在输入侧上没有对DQS的相位进行位移。输出侧上的相位位移电路将数据采样时钟的相位位移设置为90度，并且将DQS的相位位移固定为180度。采样电路采样基于被移相了90度的DQS的环路DQ。

日本专利申请公开(JP-P2008-052335A：第二传统示例)描述了另一种技术，其涉及具有用于自动地检测数据信号的数据有效窗口，并且调整数据信号延迟电路和选通信号的最佳延迟量的校准电路的接口电路。假定校准电路中的最小延迟量是t_MINDLY，数据信号和选通信号之间的偏斜(skew)是t_SKEW，并且数据信号的设置时间是t_SETUP，数据信号延迟电路将数据信号延迟了延迟量t_FIXDLY，其满足t_FIXDLY＞t_MINDLY+t_SKEW-t_SETUP。