[发明专利]堆叠集成电路半导体晶粒的形成方法

权利要求书

1.一种堆叠集成电路半导体晶粒的形成方法，其特征在于其包括以下 步骤：

形成一个或多个凹槽于一第一半导体晶圆中；

以一导体材料填满该或该些凹槽，以形成一个或多个穿硅介层窗于该 第一半导体晶圆中；

形成一个或多个接合接触于该第一半导体晶圆的一正面上；

贴附该第一半导体晶圆的该正面至一载体，并暴露出该第一半导体晶 圆的一背面；

薄化该第一半导体晶圆的该背面直到该或该些穿硅介层窗暴露出且稍 微突出于该第一半导体晶圆的该背面；

在薄化步骤后，形成一金属化绝缘层于该第一半导体晶圆的该背面 上；

形成一个或多个第一接合垫于该金属化绝缘层中，其中该或该些第一 接合垫电性连接至该或该些穿硅介层窗；以及

对齐及接合该或该些穿硅介层窗与一第二半导体晶粒或晶圆上的一个 或多个接合表面上的一个或多个第二接合垫。

2.根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于其中该或该些凹槽具有一直径范围介于5微米至50微米、以及一 高宽比范围介于12∶1至3∶1。

3.根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于更包含：

形成一个或多个半导体元件于该第一半导体晶圆中；

形成一层间介电层于该第一半导体晶圆上；

形成一个或多个接触垫于该层间介电层上，并电性接触该或该些穿硅 介层窗；

形成多个互连金属线路于该层间介电层上的一金属间介电层中，该些 互连金属线路电性连接至该或该些半导体元件以及该层间介电层中的该或 该些接触垫；以及

形成具有该或该些接合接触的一上介电层，该或该些接合接触电性耦 接至该些互连金属线路的一个或多个。

4.根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于在其中所述的薄化该第一半导体晶圆的该背面直到该或该些穿硅介 层窗暴露出且稍微突出于该第一半导体晶圆的该背面步骤之后，该第一半 导体晶圆具有一厚度范围介于25微米至250微米。

5.一种堆叠集成电路半导体晶粒的形成方法，其特征在于其包括以下 步骤：

提供一第一半导体晶圆，该第一半导体晶圆具有一个或多个穿硅介层 窗形成于一基板中；

贴附该第一半导体晶圆的一正面至一载体，并暴露出该第一半导体晶 圆的一背面；

薄化该第一半导体晶圆的该背面直到该或该些穿硅介层窗暴露出且稍 微突出于该第一半导体晶圆的该背面；

形成一个或多个第一接合垫于该第一半导体晶圆薄化后的该背面上的 一金属化绝缘层中，该或该些第一接合垫电性耦接至该或该些穿硅介层窗；

提供一第二半导体工件，该第二半导体工件具有一个或多个第二接合 垫位于该第二半导体工件的一接合表面上；以及

对齐及接合该第一半导体晶圆上的该或该些第一接合垫与该第二半导 体工件上的对应的该或该些第二接合垫。

6.根据权利要求5所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于其中该或该些穿硅介层窗具有一直径范围介于5微米至50微米、以 及一高宽比范围介于12∶1至3∶1。

7.根据权利要求5所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于其中在所述的薄化该第一半导体晶圆的该背面直到该或该些穿硅介 层窗暴露出且稍微突出于该第一半导体晶圆的该背面步骤后，该第一半导 体晶圆具有一厚度范围介于25微米至250微米。

8.根据权利要求5所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于更包含：

形成一个或多个半导体元件于该第一半导体晶圆中；以及

形成一个或多个接合接触于该第一半导体晶圆的该正面上，经由该第 一半导体晶圆上的一金属间介电层中的一个或多个互连金属线路，该或该 些接合接触电性耦接至该或该些半导体元件以及该或该些穿硅介层窗。

9.根据权利要求8所述的堆叠集成电路半导体晶粒的形成方法，其特 征在于更包含：

藉由在一覆晶集成电路封装结构中的多个凸块，将该堆叠集成电路半 导体晶粒上的该或该些接合接触接合至一集成电路封装基板。