[发明专利]堆叠集成电路半导体晶粒的形成方法

说明书

技术领域

本发明涉及一种集成电路的制造方法，特别是涉及一种具有一个或多个穿硅介层窗(through-silicon vias；TSVs)的堆叠集成电路半导体晶粒的形成方法。 

背景技术

一般来说，集成电路的操作速度会受到晶片上分离最远且可彼此通讯的元件之间的距离的影响。三维结构的布局电路已经被证实可以有效地降低晶片上元件间的通讯路径长度，其所提供的层间垂直距离远小于各层晶片宽度。因此，藉由垂直的堆叠电路层，通常可增加整体晶片的速度。现在已经运用一种通过晶圆键合的方式来进行这样的堆叠。 

晶圆键合就是将两个或多个上面已经形成集成电路的半导体晶圆结合在一起。晶圆通常是藉由外氧化层的直接结合、或者藉由加入粘着剂至层间介电层(ILD)的方式来加以结合。结合的结果产生了一个三维的晶圆堆叠，此晶圆堆叠后续将被切割成独立的堆叠晶粒，其中每一个堆叠晶粒都具有多层集成电路。除了三维结构电路系统通常具有的增加速度的优点之外，晶圆堆叠还具有其它潜在利益，包含改善形成因素、低成本以及通过系统晶片(system-on-chip；SOC)解决方案所获得的较大的积集度。为了使得各种元件可整合到每个堆叠晶粒内，提供电性连接，以提供垂直层间的导体。通常制造穿硅介层窗时是藉由提供填满导体材料的介层窗，其中这些介层窗彻底穿过层，以接触及连接其它结合层的TSVs以及导体。 

在一个现存的TSV形成制程中，在形成互补型金属氧化物半导体(CMOS)装置于晶圆基板上之后，或者甚至在上层金属化制程后，形成TSVs。CMOS制程或金属化制程后，再形成TSVs的一个缺点，就是由于蚀刻与设计的限制，介层窗的密度通常较低。蚀刻穿过金属化层通常不会造成凹槽，而可提供特别密集的TSV。此外，再次因为制程蚀刻通过金属化及接触区域，介层窗的设计受限于金属化层与接触区域的已存结构。因此，设计者通常必须将TSV网状系统设计于已存的金属层与接触线路的周遭。这些受限的设计与密度可能造成连接、接触以及可靠性的问题。 

现存TSV的形成制程的另一个限制为，在晶圆基板中可形成的TSVs的有限深度。由于金属化层的现存结构，一般用来形成TSV开口于晶圆基板的蚀刻制程是在晶圆基板中进行至一有限深度，其中此有限深度远小于基板的厚度。例如，等离子体蚀刻制程通常可用以形成深度介于实质25微米(micron)至实质50微米的TSV开口，相比较于一般硅晶圆基板的厚度则有实质700微米。一般利用背面研磨的方式来薄化晶圆基板的厚度至小于100微米，并露出TSVs，以连接堆叠晶粒。然而，这样的实施方式可能降低晶圆基板的机械强度，其中此晶圆基板是作为形成于其上的集成电路的固体基础。此外，过度薄化的晶圆基板常会破损，因此严重的影响了整体IC产品的良率。 

由此可见，上述现有的堆叠集成电路半导体晶粒的形成方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的堆叠集成电路半导体晶粒的形成方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。 

发明内容

本发明的目的在于，克服现有的堆叠集成电路半导体晶粒的形成方法存在的缺陷，而提供一种新的堆叠集成电路半导体晶粒的形成方法，所要解决的技术问题是使其在金属化处理前形成TSVs，因而通常可以解决或避免上述现有或其他问题的发生，且可以获得技术优势。可以制作出具有更大高宽比且更深入晶圆基板中的TSVs。此方法大致上降低了晶圆基板在晶圆背磨制程中被过度薄化的风险，其中晶圆背磨制程一般是用来露出及制作出TSVs的电性接触，本发明藉由提供更深的TSVs与接合垫，使每个晶圆及晶粒可直接接合在这些TSVs与另一晶圆上的接合垫之间，非常适于实用。