[发明专利]使用简化网表来生成布图规划的方法和设备

说明书

技术领域

本公开一般涉及电子设计自动化。更具体地，本公开涉及用于为电路设计生成布图规划的方法和设备。

背景技术

半导体制造技术的进步使得每个半导体器件中的晶体管数量出现了显著增长。在晶体管计数方面的这一增长使得计算机架构能够生成复杂性不断增加的数字电路设计。随着数字电路设计变得越来越复杂，就需要在将电路元件放置到晶体管布局并为这些电路元件布线方面投入更多的努力。

在电路设计流程中，通常在执行具体放置和布线之前，为该电路设计生成布图规划。该布图规划可以指定如何将电路设计中的各种功能块布置在芯片上。此外，布图规划通常用来引导随后的布置过程和布线过程。

用于生成布图规划的过程是交互式的，并且直到该布图规划的特征是可接受的之前，为了优化该布图规划需要大量迭代。例如，在布图规划的定时特征和可布线性特征是可接受的之前，制定布图规划的过程需要工程师迭代地优化该布图规划。

对于超大型设计而言，单次制定布图规划迭代可能需要超过一个工作日的时间。此外，大型电路设计通常需要大量的制定布图规划的迭代。

发明内容

一个实施方式提供了包括生成用于电路设计的布图规划的方法和设备的系统。更具体地，某些实施方式接收用于电路设计的非简化网表(例如，完整网表)，并生成包括比该非简化网表更少元件的简化网表。该系统随后可以通过使用简化网表作为输入来生成布图规划。

注意，使用简化网表可以允许系统利用比系统使用非简化网表所需的计算更少的计算(并且以更少的时间)。换言之，使用简化网表可以允许系统在同样多的时间内为更大电路设计生成布图规划。此外，注意，尽管简化网表的元件数量比非简化网表少得多，但是简化网表也具有足够多的细节，使得布图规划可以被准确地分析来确保其满足设计约束。

电路设计可以使用一组分层级块来表示，其中布图规划通常规定了用于该组块的布置。在某些实施方式中，简化网表仅包括非简化网表中与块的接口逻辑相关联的那部分。具体地，该块的接口逻辑可以包括：所述块的接口管脚；耦合在接口管脚之间的组合逻辑；经由组合逻辑与所述块的接口管脚相耦合的在所述块中的寄存器；以及将所述块的接口管脚与所述寄存器相耦合的组合逻辑。

在某些实施方式中，该系统包括简化网表中的硬宏(hardmacro)，无论该硬宏是否是该接口逻辑的部分。该系统可以通过从一组宏实例名称中选择宏实例名称，或者通过确定宏实例具有与合格宏类型匹配的类型属性，来标识块中的硬宏实例。可选地，系统可以通过选择接口管脚大于或等于阈值管脚计数的块中的单元，来标识硬宏实例。在另一种方法中，系统可以通过选择面积大于或等于阈值面积的块中的单元，来标识硬宏实例。

在某些实施方式中，该系统可以生成布图规划，使得其满足一组设计约束。该组设计约束可以包括以下之一：定时约束；功率约束；布线拥塞约束；面积约束；形状约束和布置约束。

附图说明

图1示出了根据一个实施方式的、在设计和制作集成电路时的各种阶段。

图2示出了根据一个实施方式的、用于生成布图规划的计算环境。

图3呈现了根据一个实施方式的、从电路设计的非简化网表生成布图规划的过程的流程图。

图4呈现了根据一个实施方式的、用于为电路设计生成布图规划的过程的流程图。

图5呈现了根据一个实施方式的、用于生成简化网表的过程的流程图。

图6呈现了根据一个实施方式的、用于使用简化网表来生成布图规划的流程图。

图7呈现了根据一个实施方式的、用于对使用简化网表生成的布图规划进行块优化的流程图。

图8呈现了根据一个实施方式的、用于促进为电路设计生成布图规划的示例性计算机系统。

图9示出了根据一个实施方式的、用于促进为电路设计生成布图规划的设备。

在附图中，相同的附图标记指代相同附图元件。

具体实施方式

呈现以下描述以使本领域技术人员能够实现和利用本发明，并且该描述是在特定应用及其要求的背景中提供的。本领域技术人员将容易清楚对公开的实施例的各种修改，并且这里限定的一般原理可以适用于其它实施例和应用而不脱离本发明的精神实质和范围。因此，本发明不限于所示实施方式而是将被赋予以与这里公开的原理和特征一致的最广范围。