[发明专利]包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法

说明书

技术领域

本公开内容涉及电子器件和形成电子器件的方法，且更具体地 说，涉及包括槽和槽内的导电结构的电子器件以及形成该电子器件的 方法。

背景技术

准垂直扩散的金属氧化物半导体场效应(VDMOS)晶体管是一 种特定类型的功率晶体管。VDMOS晶体管具有位于掩埋掺杂区 (buried doped region)之上的源极，掩埋掺杂区起漏极区的作用。 通常来说，电子器件内的许多VDMOS晶体管并行连接以提供有效的 沟道长度，该沟道长度被设计成支持设计用于电子器件的电流。功率 晶体管可以包括芯片两侧上的触点。最大工作电压可能受限于实际约 束条件。许多功率晶体管在不大于40V到50V的触点(如，源极触 点与漏极触点之间)之间的电压差下工作。可以使用较高的电压差， 但功率晶体管的横向尺寸通常会增大，以避免电场达到会引起不期望 的结击穿的水平。此外，增大横向尺寸将会造成功率晶体管耗用更大 区域，且因此增加了包括功率晶体管的器件的制造成本。

附图说明

通过实施例阐释了各实施方案，且各实施方案并不受限于附图。

图1包括工件的一部分的截面图的图示，工件包括掺杂区、栅电 介质层和栅电极。

图2包括图1的工件的一部分在其暴露的表面上形成绝缘层之后 的截面图的图示。

图3包括图2的工件的一部分在平坦化绝缘层并在平坦化的表面 上形成另一绝缘层之后的截面图的图示。

图4包括图3的工件的一部分在绝缘层上形成带图案的抗蚀层并 去除了带图案的抗蚀层内的开口下面的绝缘层的一部分之后的截面 图的图示。

图5包括图4的工件的一部分在形成延伸穿过半导体层至掩埋掺 杂区的槽之后的截面图的图示。

图6包括图5的工件的一部分在倾斜角度离子注入过程中的截面 图的图示。

图7包括图6的工件的一部分在因离子注入而活化掺杂剂以在半 导体层内形成侧壁掺杂区之后的截面图的图示。

图8包括图7的工件的一部分在形成部分填充槽的绝缘层之后的 截面图的图示。

图9包括图8的工件的一部分在形成侧壁隔离物(side spacer) 并暴露掩埋掺杂区的一部分之后的截面图的图示。

图10包括图9的工件的一部分在形成基本上填充了槽的剩余部 分的导电层之后的截面图的图示。

图11包括图10的工件的一部分在去除位于槽外部的一部分导电 层之后的截面图的图示。

图12包括图11的工件的一部分在形成触点开口(contact opening)之后的截面图的图示。

图13包括图12的工件的一部分在触点开口内形成导电层之后的 截面图的图示。

图14包括图13的工件的一部分在形成根据本发明的基本完整的 电子器件之后的截面图的图示。

图15包括阐释了可以与电子器件一起使用的不同的示例性互连 布置(interconnect layout)的俯视图的图示。

图16包括根据本发明可选择的包括邻近槽的场绝缘区的实施方 案的工件的一部分的截面图的图示。

图17到19包括图4的工件的一部分在根据可选择实施方案的槽 形成和侧壁掺杂过程中的截面图的图示。

图20到22包括阐释了影响源极对漏极击穿电压的制造参数效果 的图。

技术人员理解附图中的各元件被简明且清晰地表示且未必按比 例绘制。例如，图中的一些元件的尺寸可能相对于其他元件被夸大以 改善对本发明实施方案的理解。

具体实施方式

提供了下面结合附图的描述以有助于理解此处公开的教导内容。 下面的讨论将着重于教导内容的具体实施和各实施方案。提供了此着 重点以有助于描述教导内容，且该着重点并不应该被解释成限制了教 导内容的范围或适用性。然而，其他教导内容当然可以被利用在本应 用中。