[发明专利]半导体集成电路和时钟同步控制方法

权利要求书

1.一种半导体集成电路，其特征在于，

包括：

使用由电源供给LSI供给的第一电源电压来进行工作的第一电 路；

使用第二电源电压来进行工作的第二电路；

生成时钟信号的时钟生成电路；

将由上述时钟生成电路生成的时钟传输到上述第一电路和上述 第二电路的时钟树；

具有用于在上述时钟树上进行向上述第一电路传输时钟的路径 与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的 时钟同步的多个延迟级的时钟同步电路；以及

向上述电源供给LSI通知上述第一电源电压的变更控制的控制电 路，

且实施以下控制：根据电压和工艺条件，将可变控制上述第一电 源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变 更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和 提供给上述第二电路的时钟的相位相一致，

上述时钟同步电路具有第二比较电路和控制可变延迟电路的延 迟设定的延迟控制电路，其中第二比较电路用于进行由上述可变延迟 电路输出的时钟与经通过路径传播的时钟的相位比较，上述通过路径 是不对所输入的时钟设定延迟而使其通过的路径，

上述延迟控制电路根据上述第二比较电路的比较结果，相对于经 上述通过路径传播的时钟，对上述可变延迟电路的输出设定时钟周期 整数倍的延迟，

响应将上述第一电源电压从标准电压变更为其他电压的指示，在 使选择电路选择上述可变延迟电路的输出之后，根据第一比较电路的 比较结果来调整可变延迟电路的延迟设定，从而对传输到上述第一电 路的时钟与传输到上述第二电路的时钟的相位同步进行控制。

2.根据权利要求1所述的半导体集成电路，其特征在于，

上述第一比较电路是动态比较器，该动态比较器将一方的时钟作 为差动输入级的激活信号，并以另一方时钟的驱动电压的大致一半的 电压作为参照电压来对该另一方时钟进行差动放大，且感应并锁存差 动放大结果。

3.一种半导体集成电路，其特征在于，

包括：

使用由电源供给LSI供给的第一电源电压来进行工作的第一电 路；

使用第二电源电压来进行工作的第二电路；

生成时钟信号的时钟生成电路；

将由上述时钟生成电路生成的时钟传输到上述第一电路和上述 第二电路的时钟树；

具有用于在上述时钟树上进行向上述第一电路传输时钟的路径 与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的 时钟同步的多个延迟级的时钟同步电路；以及

向上述电源供给LSI通知上述第一电源电压的变更控制的控制电 路，

且实施以下控制：根据电压和工艺条件，将可变控制上述第一电 源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变 更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和 提供给上述第二电路的时钟的相位相一致，

在上述第一电路和上述第二电路之间进行信息传输的信号线上 插入电平转换电路，

上述电平转换电路具有时钟控制式倒相器和输入端子与其输出 端子连接的锁存电路，

上述时钟控制式倒相器具有一对p沟道型MOS晶体管和一对n 沟道型MOS晶体管的串联电路，

向一方的p沟道型MOS晶体管和n沟道型MOS晶体管的共栅极 输入信号，向另一方的p沟道型MOS晶体管的栅极供给时钟，向另 一方的n沟道型MOS晶体管的栅极供给上述时钟的反相时钟，

上述锁存电路与上述另一方的p沟道型MOS晶体管和n沟道型 MOS晶体管的截止状态相呼应而被设置为锁存状态。