[发明专利]半导体集成电路和时钟同步控制方法

说明书

技术领域

本发明涉及半导体集成电路中的时钟同步技术，例如涉及可有效地应用于面向移动设备的系统LSI、微处理器、以及数据处理系统中的DVFS控制的技术。 

背景技术

为了减少半导体集成电路的功耗，有效的办法是降低电源电压。这是因为，构成半导体的晶体管的功耗能够与电源电压的平方成正比而降低。而且，该晶体管的开关工作速度(工作频率)与电源电压存在大致正比的关系。因此，在逻辑电路的工作频率要求不高的情况下，降低电源电压并降低工作频率的方法是降低半导体集成电路功耗的有效手段。其作为电压频率控制技术(频率(Frequency)电压(Voltage)控制(FV控制))、Dynamic Voltage and Frequency Scaling(DVFS)控制技术而被公知。 

这样的DVFS控制对低功率化非常有效，但在将该技术应用于芯片安装上存在各种问题。其问题之一可举出：对位于芯片内部的多个电源区域的一部分实施DVFS控制时的、DVFS控制区域和其之外的电源区域之间的信号传输方法。通常，电源电压发生变化时，如上所述，晶体管的工作频率大致线性变化。该频率的倒数即晶体管的信号传输延迟时间与电源电压成反比例关系。因此，当通过DVFS控制使电源电压发生变化时，DVFS控制区域和非DVFS控制区域的工作速度差异较大，不能实现对于信号收发通常要求的同步设计。 

作为实现同步化的重要技术，给予厚望的技术是使分别分配于DVFS控制区域和非DVFS控制区域的时钟信号与这些时钟信号的终端部的各自相位相匹配。这是因为，同步设计可消除非同步设计的缺点即用于信号收发的等待时间(latency)，且也可以使信号收发的协议简单。作为记载有在DVFS控制中进行同步设计的技术的文献，有非专利文献1、2和专利文献1、2、3。

非专利文献1：Toshihide Fujiyoshi，Shinichro Shiratake，Shuou Nomura，et al.，″A 63-mW H.264/MPEG-4 Audio/Visual Codec LSI With Module-Wise Dynamic Voltage/Frequency Scaling″，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.41，NO.1，JANUARY 2006，PP54-62. 

非专利文献2：Takeshi Kitahara，Hiroyuki Hara，Shinichiro Shiratake，et al.，″Low-Power Design Methodology for Module-Wise Dynamic Voltage and Frequency Scaling with Dynamic De-skewing Systems″，2006 IEEE 5D-1 pp533-pp540. 

专利文献1：日本特开2006-041129号公报 

专利文献2：日本特开2006-086455号公报 

专利文献3：日本特开2005-100269号公报 

发明内容

但是，本发明人发现：为了利用DVFS控制达到最大限的低功率化的效果，需要积极地实施低电压控制。此时，有时电源电压的变更导致电源阻抗变小，非常花费时间。在保证同步的情况下，需要停止该期间的工作，性能大幅度劣化尤为显著。因此，在实施DVFS控制时，问题在于使系统停止期间最小。在DVFS控制中，电压差越大则低功率化的效果越高。但是，在上述以往例子(非专利文献1、2)中，难以增大工作电压的变更差值，即使增大了工作电压差，也会产生面积增大、比较精度变差的问题。 

本发明的目的在于以可扩大工作电压范围地工作的、而且小型且低成本的半导体集成电路和应用了该半导体集成电路的数据处理系统，该半导体集成电路能够对于DVFS控制对象电路区域抑制在电源电压变更工作中的该区域的工作性能劣化。 

本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。 

简要说明本申请公开的发明中的代表性技术方案，如下所示。