[发明专利]应用于集成电路的物理设计验证的方法及其装置

说明书

技术领域

本发明是关于集成电路设计的验证方法与装置，尤其是关于应用于集成电路的物理设计验证的方法及其装置。

背景技术

集成电路制造技术的不断进步使得集成电路芯片的最小尺寸也一直下降。然于，在缩小芯片尺寸趋势的物理设计中，更需要考虑制造能力(manufacturability)对集成电路芯片所造成合格率(yield)和可靠性(reliability)的影响。据此，除了在物理的集成电路芯片制作完成后的测试及验证阶段，集成电路的物理设计验证亦为电路设计流程中重要的一环。

在各种集成电路的物理设计验证中，物理设计验证的步骤是确认一集成电路设计是否符合所有流程规则。几何设计规则藉由检查一电路的最终布局的相对位置或语法(syntax)确保所述电路得以正确地制造。然而，功能正确性检验将由可操纵电路作动及其行为的仿真器(simulator)和验证器(verifier)协助完成。电气规则检查(electrical rule check)或设计规则检查(design rule check)则用于处理布局语法及复杂行为分析。电气规则为一电路的相关属性规定，其可藉由几何及连接关系决定。

在各种集成电路的物理设计验证的软件或硬件中，布局对比原理图(layout versus schematic，LVS)软件是用于对比一集成电路的原始电路网表及所述电路的图形数据系统是否一致。所述布局对原理图软件首先根据所述电路的图形数据系统产生一布局电路网表，并针对所述原始电路网表及所述布局电路网表加以对比。若对比结果不一致，则电路设计人员可根据对比结果修改所述电路的布局及绕线，亦即产生一更新的图形数据系统，再重新对比所述原始电路网表及所述更新的图形数据系统。

然而，不论是电路设计人员根据一集成电路的原始电路网表产生所述集成电路的布局图，或是根据布局对比原理图软件所提供的对比结果修改所述集成电路的布局图，皆有可能在布局图的制作过程中将两个不同信号网络的电路连接在一起，此种错误即称的为电路短路。常见的电路短路形式包含供电网络和接地网络的短路，然而电路短路可包含各种信号网络的误接，而不局限于供电网络和接地网络的短路。

由于集成电路的电路短路是发生于集成电路的布局图内，故较难以以人工方式寻找短路所发生的位置。据此，为解决集成电路的电路短路，现行存在一种物理设计验证的软件以寻找集成电路内的短路位置。图1显示一现有的集成电路的短路位置搜寻方法的流程图。在步骤102，根据使用者设定的编辑档案或是电路布局的数据文件输入一集成电路的虚拟文字，并进入步骤104。在步骤104，根据所述集成电路内的虚拟文字定位所述集成电路内的可能短路位置。

图2显示一集成电路的电路短路的局部示意图。如图2所示，所述集成电路200包含元件202、204和206，其中所述元件202、204和206各包含四个输出/入端。所述元件202、204和206是由一供电网络和一接地网络串联，而一金属线250是横跨所述供电网络和所述接地网络而造成电路短路。

若应用图1所示现有的集成电路短路位置的搜寻方法于图2的集成电路200。在步骤102，使用者于端点A输入一供电网络VDD，并于端点B输入一接地网络VSS。在步骤104，根据所述集成电路200内的虚拟文字VDD和VSS定位所述集成电路内的可能短路位置。

然而，现有的集成电路短路位置的搜寻方法存在许多缺点。首先，使用者可能提供错误的集成电路的虚拟文字而造成所述搜寻方法无法提供正确的电路短路位置。其次，使用者为避免提供错误的集成电路的虚拟文字，可能提供过少的集成电路的虚拟文字，这将造成现有的集成电路短路位置的搜寻方法耗费大量时间寻找所述短路位置，甚至将难以找出所述短路位置。

据此，业界所需要的是一种有效的方法及其装置，其可大幅压缩搜寻集成电路的短路位置时所耗费的时间，以使得整个电路设计流程能更有效率。

发明内容

本发明是藉由利用布局对比原理图的对比结果标示一集成电路内的元件的输出/入端的虚拟文字，以达到广泛增加集成电路内的虚拟文字的目的。通过所述广泛增加的虚拟文字可大幅压缩搜寻集成电路的短路位置时所需的时间。

本发明提供一种应用于集成电路的物理设计验证的方法，包含下列步骤：对比一集成电路的原始电路网表及所述集成电路的布局资料；以及根据对比结果标示所述集成电路内的元件的输出/入端的虚拟文字。