[发明专利]集成电路的天线效应的检查方法及其装置

说明书

技术领域

本发明是关于集成电路的检查方法与其装置，尤其是关于集成电路的天线效应的检查方法及其装置。

背景技术

集成电路制造技术的不断进步使得集成电路芯片的最小尺寸也一直下降。然于，在此缩小芯片尺寸趋势的物理设计中，更需要考虑制造能力(manufacturability)对集成电路芯片所造成合格率(yield)和可靠性(reliability)的影响。为达到缩小芯片尺寸的目的，现今集成电路芯片的制程多依赖以等离子为基础的制程。然而，所述以等离子为基础的制程会使集成电路芯片的各层金属层累积电荷，进而造成集成电路芯片内各元件的损伤，如此效应称的为等离子引起的栅极氧化物损伤(plasma-induced gateoxide damage)，或简称为天线效应(antenna effect)。

图1显示一集成电路芯片的局部剖面图。如图1所示，所述集成电路芯片100包含一第一栅极102及一第二栅极104。所述第一栅极102是经由一第一层金属层连线M1及一第二层金属层连线M2连接至所述第二栅极104。在所述集成电路芯片100的制程过程中，所述集成电路芯片100的各层金属层是由下往上逐层构建。在所述金属层的构建过程中，各尚未连接的金属层连线是如同电容般作用。换言之，所述尚未连接的金属层连线在其制程过程中累积电荷。所述累积电荷会于稍后的制程过程中释放。然而，所述累积电荷的释放将会对所述集成电路芯片100的元件造成损伤。若所述制程过程为蚀刻制程，则所述损伤是正比于所述尚未连接的金属层连线的周长。若所述制程过程为抛光制程，则所述损伤是正比于所述尚未连接的金属层连线的面积。

图2显示所述集成电路芯片100于构建完所述第一层金属层连线M1的局部剖面图。如图2所示，所述连接于所述第二栅极104的第一层金属层连线M1会累积电荷，且所述累积的电荷若超过一临界值，会对所述第二栅极104造成损伤，其中所述损伤称的为栅极氧化物崩溃，亦即为所述第二栅极104的崩溃所造成的损伤。根据所述集成电路芯片100的制程，所述损伤是正比于所述第一层金属层连线M1的面积除以所述第二栅极104的栅极面积。

据此，集成电路芯片的制程亦发展出各种方式克服天线效应。其中一种方式为将过长的金属层连线打断，并经由一跨接线(jumper)及上层金属层连接所述打断的金属层连线。因此，此方法可减少所述尚未连接的金属层连线的周长或面积。另一种方法为增加二极管以保护所述可能遭受损伤的元件。又一种方法为调换所述金属层的顺序以减低可能遭受损伤的元件。

除了积极的在集成电路芯片的制程过程以各种方法克服天线效应。在集成电路芯片的验证阶段亦包含检查所述集成电路芯片是否符合一天线效应检查规则的步骤。此处的天线效应检查规则是代表若不符合所述天线效应检查规则，则所述集成电路的天线效应可能会对其元件造成损伤。图3显示现有的集成电路的天线效应的检查方法的流程图。在步骤302，计算一集成电路的各金属层的节点对所述集成电路的各元件所造成的天线效应值，并进入步骤304。在步骤304，针对每一金属层的各节点检查其对所述集成电路的各元件是否符合一天线效应检查规则。

根据图3所示的现有的集成电路的天线效应的检查方法，在检查每一节点时皆须针对所述集成电路的各元件是否符合一天线效应检查规则进行判断。因此，同一元件将会被在对不同节点进行检查时重复检验无数次。如此反复的检验动作将大量耗费所述检查方法所需的时间。

图4显示一集成电路芯片的局部剖面图的示意图。如图4所示，所述集成电路芯片400包含一第一层金属层、一第二层金属层、一第三层金属层及若干个元件P₁至P₂₅。所述第一层金属层包含若干个节点N_1，1至N_1，25，其中各节点皆连接至一元件。所述第二层金属层包含若干个节点N_2，1至N_2，5，其中N_2，1连接至节点N_1，1至N_1，5，N_2，2连接至节点N_1，6至N_1，10，并依此类推。所述第三层金属层包含一节点N3，1，其是连接至所述节点N_2，1至N_2，5。