[发明专利]薄体双极器件

说明书

技术领域

本发明通常涉及集成电路(IC)设计，更具体地，涉及具有薄体结构的双极器件。本专利申请的这种概念可以参考美国专利公开第2006/0197185号和第2007/0105301号中的合并MOS/双极器件。

背景技术

虽然互补金属氧化物半导体(CMOS)器件具有低功耗和高输入阻抗的优点，但是它们通常需要一些特别设计的I/Q器件和电路以保护它们不受高电压信号的影响。那些I/Q器件和电路在半导体处理过程中通常需要额外掩模。一种简化半导体处理的方式是将双极器件用作I/O器件。双极器件能够维持较高电压。另外，双极器件在设计模拟电路方面具有优于CMOS器件的许多优点。然而，传统的双极器件的制造是非常复杂的。尽管可以通过标准的CMOS工艺形成寄生横向双极器件，但是它们的性能通常不如由原来的双极工艺形成的那些双极器件。期望在CMOS兼容工艺中设计高性能双极器件以实现更好的性能。

图1示出了与CMOS工艺技术兼容的传统PNP双极晶体管10。局部硅氧化(LOCOS)隔离体(isolation)11限定了半导体衬底中的N阱15上的三个有源区12、13和14。掺杂有P型杂质的有源区12和13分别形成发射极16和集电极17。在发射极16与集电极17之间的LOCOS隔离体11限定了在N阱15中位于该隔离体下方的本征基极18。非本征基极19经由N阱15的主体(body)电连接至本征基极18。非本征基极19掺杂有N型杂质以改善其导电性。当发射极16、集电极17和非本征基极19被适当地偏压时，载流子会在发射极16与集电极17之间流动，以产生电流的放大。

传统PNP双极晶体管10的设计不适用于使用三维CMOS器件的IC。随着IC中的电子器件的尺寸继续按比例缩小，IC设计和制造面临新的挑战。例如，由CMOS器件的源极与漏极之间的穿通(punch-though)引起的故障对于大小在45nm以下的CMOS器件变成了严重的可靠性问题。结果，提出了许多新的设计以改善大小在45nm以下的CMOS器件的可靠性。所提出的设计之一是鳍片场效应晶体管，其特征在于其鳍形源极和漏极以及周围的栅极结构。可以控制鳍形源极和漏极的宽度以消除在传统CMOS器件的源极与漏极之间经常出现的穿通。

同样地，期望提供一种可以通过正规的CMOS工艺形成的类似鳍FET(FinFET)的双极器件。

发明内容

本发明公开了一种薄体双极器件。在本发明的一个实施例中，薄体双极器件包括：半导体衬底、构造在半导体衬底之上的半导体鳍片、半导体鳍片的具有第一导电类型的第一区域、用作薄体双极器件的基极的第一区域、以及半导体鳍片的具有与第一导电类型相反的第二导电类型的第二和第三区域，第二和第三区域与第一区域并置并被第一区域分离，第二和第三区域分别用作薄体双极器件的发射极和集电极。基极区域可以由多晶硅栅极结构限定。另外，薄体双极器件在衬底之上可以形成在绝缘层上。到基极的连接可以被制成在基极区域的顶部或穿过衬底。

然而，当结合附图阅读时，从具体实施例的以下描述中，将更好地理解本发明的构造和操作方法及其其他目的和优点。

附图说明

图1示出了传统双极器件的截面图。

图2示出了根据本发明的一个实施例的薄体双极器件的三维图。

图3示出了根据本发明实施例的类似于FinFET所形成的薄体双极器件的三维图。

图4示出了具有被制成在薄鳍片的顶部的接触的薄体双极器件的三维图。

图5是在基极区域处的薄体双极器件的截面图，示出了在薄鳍片的顶部上制成基极接触的可选方式。

图6是在基极区域处的薄体双极器件的截面图，示出了被制成穿过衬底的基极接触。

图7是在基极区域处薄体双极器件的截面图，示出了被制成绝缘层和衬底的基极接触。

图8是多指状薄体双极器件的二维布局图。

具体实施方式

本发明描述了基于FinFET结构构造的薄体双极器件。以下内容仅阐述了用于说明本发明的原理的本发明的各个实施例。应该理解，尽管本文中没有明确地描述，但是本领域的技术人员能够设计体现本发明的原理的各种等同物。