[发明专利]集成电感

说明书

技术领域

本发明有关于半导体IC设计，尤其有关于集成电感(integrated inductor)。

背景技术

迅速发展的无线通信市场对具有更多功能的小而便宜的手持设备需求越来越高。电路设计的一个主要趋势是尽可能将更多的电路进行集成，以便降低每个晶片(wafer)的成本。

半导体晶片上的电感广泛用于基于互补金属氧化物半导体(CMOS)的射频(Radio Frequency，RF)电路，例如低噪声放大器、压控振荡器以及功率放大器。电感是一种以磁场形式储存能量的无源(passive)电子元件，电感可以抵抗流经电感的电流的变化。

电感的一个重要特性是品质因数Q，品质因数Q与RF电路或其它电路以及系统的性能相关。IC(Integrated Circuit)的品质因数Q由其基板(substrate)本身的寄生(parasitic)损耗所限制。这些损耗包含电感的金属层所带来的高阻抗。因此，为了达到较高的品质因数Q，电感的阻抗应该维持在最小值。一种最小化电感阻抗的方法是增加用以制造电感的金属的厚度。

因此，由于由RF基线(baseline)方法制成的集成电感的最上层金属层(例如镶嵌铜互连结构的最上层)较厚，使得集成电感的阻抗得以降低。对于本领域普通技术人员来说，在最上层金属层实现金属层加厚较其它金属层容易。以0.13μm的RF基线方法为例，最上层金属层具有3μm的厚度是很平常的。然而，过度厚的金属层常常会导致复杂的加工以及相对较高的成本。

发明内容

有鉴于此，需要提供一种具有较高品质因数Q的集成电感。

本发明提供一种集成电感，包含线圈，该线圈包括位于钝化层之上的铝层，其中，该铝层不延伸到该钝化层内部，该铝层的厚度不小于2.0微米。

本发明提供的集成电感具有较高品质因数Q。

附图说明

图1为本发明实施例具有多个线圈的集成电感10的俯视示意图；

图2为沿图1的I-I’线的截面透视示意图；

图3为根据本发明另一实施例的具有进一步改善的品质因数Q以及减小的基板耦合的集成电感结构的剖面示意图。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书并不以名称的差异来作为区分组件的方案，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。

本发明属于集成电感或变压器结构的改进，使其具有更好的品质因数Q并降低不需要的基板耦合，也可降低工艺成本。一方面，本发明采用线形过孔结构(line-shaped via structure)来代替洞(hole)形过孔结构，用以将上层金属与下层金属电性连接起来。传统上，设置于半导体设备的导电层(conductive layer)中的很多过孔栓(via plug)用以电性连接这些导电层，为了工艺的统一性，传统的洞形过孔栓具有统一的形状和大小，因此，为了降低阻抗，需要利用一组(array)过孔栓。

本发明另一方面，IC芯片的钝化层上采用一金属层(例如铝)，以制成集成电感，这样便可以减少IC芯片最上层铜层的厚度。

置于钝化层之上的铝层通常用以提供铜接合焊盘上的一个接合界面，以防止下面的铜材料被氧化，其中，该铜接合焊盘形成于IC芯片最上层的铜层中。

以下将结合附图对本发明实施例进行详细描述。说明书以及附图中的标号“M_n”表示最上层的金属层，例如IC芯片中的铜层；“M_n-1”表示铜层M_n-1仅比最上层的铜层M_n低一层，依此类推；其中，较佳地，n的范围在4至8之间，但本发明并不限于此。标号“V”表示两个相邻铜层之间的过孔栓层。举例来说，V₅表示将金属层M₅与金属层M₆互连的过孔栓层V₅。

图1为本发明实施例具有多圈线圈(multi-turn winding)集成电感10的俯视示意图。图2为根据本发明一个较佳实施例沿图1的I-I’线的截面透视示意图。为了简便，图2中只显示两个相邻线圈12的差分对(differential pair)。