[发明专利]半导体器件

说明书

本申请以日本专利申请NO.2008-296042和日本专利申请 NO.2009-185303为基础，其内容通过引用并入这里。

技术领域

本发明涉及一种半导体器件。

背景技术

在电子工业中集成电路领域的制造技术中对于更高的集成和速度 的要求日益增长。另外，随着根据集成的改进电路尺寸增加，设计的 困难的程度也在增加。

被称为复合电路的其中逻辑电路和存储器电路被安装在同一半导 体衬底的上方的集成电路，具有下述特点，即逻辑电路和存储器电路 存在于同一衬底的上方。因此，不仅仅由于短距离中的布局是可能的 所以改进了集成效率，而且由于电路之间的布线是短的所以增加了操 作速度。

然而，当具有电容元件的存储器电路和逻辑电路被安装在同一半 导体衬底的上方时，通常需要使用下述结构，即当形成逻辑电路时不 使用该结构，以便于形成被提供在存储器电路中并且被用于存储数据 的电容元件。例如，在沟道型电容元件的情况下，已经报导了在半导 体衬底中形成具有几个微米或者更多的深度的深沟槽以及在沟槽中形 成电容元件的技术。然而，不仅沟道开口尺寸随着元件的小型化而减 少，而且为了确保电容深度也稳定地增加。结果，制造工艺中的困难 的程度正在极度增加。

另一方面，也在堆叠的电容元件的情况下，为了实现所需要的电 容为堆叠的结构采用翼型或者圆柱型。在其中电容元件被形成在位线 的上方的所谓的COB结构(位线结构上方的电容器)中，为了确保电 容元件的电容必须增加电容器的高度。

当前，存在各种关于半导体器件的建议，其中被提供在电容元件 的下电容器布线和上电容器布线之间的布线层是单层(例如，请参见 日本未经审查的专利申请NO.2000-003960和2005-101647)。

通过使用堆叠的结构确保电容元件的高度增加了下电容器部分的 布线和上电容器部分的布线之间的距离。

因此，由于在逻辑电路部分中增加了从第一布线层到扩散层的接 触高度，所以在制造工艺中增加了困难的级别。

另外，由于其中形成电容元件的层的电阻增加，即，由于寄生电 阻也增加，所以在性能方面减少了操作速度。

此外，当在如上所述存储器电路和逻辑电路被形成在同一半导体 衬底的上方的情况下设计逻辑电路时，需要在考虑电容元件的形成的 情况下进行其中考虑了寄生电阻等等的设计。这意味着在设计相同的 逻辑电路的情况下，需要根据电容元件是否存在于同一半导体衬底的 上方，尤其根据它的寄生电容或布线电阻的差异，改变设计参数。因 此，不管电路完全相同，仅因为逻辑电路与电容元件同时形成，所以 应再次执行设计工作。在某些情况下，由于与电容元件一起提供导致 会减少操作余裕或者电路的操作速度，并且结果，电路最后可能不工 作。

作为用于减少逻辑电路部分的接触高度的建议的示例，可以首先 提及日本未经审查的专利公开NO.2007-201101。日本未经审查的专利 公开NO.2007-201101公布了，利用被形成在与在逻辑电路部分中存在 的布线一样的高度的上电容器布线相互连接电容元件的上电极既不需 要用于形成被称为用于上电极之间的连接的板线的布线的专用的工艺 也不需要用于形成该布线的专用的设施，并且能够确保电容元件的上 和下层的厚度并且能够减少逻辑电路部分的接触(逻辑接触)的情况 (aspect)。

关于在日本未经审查的专利申请NO.2007-201101中公布的建议， 可以减少接触高度，但是在逻辑电路部分的接触高度中的减少等于布 线高度的一层，这是限制性的。为了在此结构中增加电容元件的电容， 需要增加电容元件的高度。然而，在这样的情况下，随着电容高度的 增加逻辑接触高度也增加。结果，不仅接触制造中的困难的级别增加， 而且逻辑接触的电阻增加。此外，尽管作为逻辑电路部分的多层布线 材料，包含铜作为主要成分的铜布线材料是优选的，但是除了铜布线 材料之外的布线，即，具有高电阻的钨(W)布线被使用。另外，由于 电容元件的存在，导致其中存在电容元件的布线层的结构不同于通常 逻辑电路的布线结构。即，在其中存在电容元件的层中，逻辑接触高 度大并且电阻也高。结果，需要专用的设计参数，其不与用于其中所 有的布线层由低电阻铜材料形成的通常逻辑电路的设计的参数兼容。