[发明专利]具有统一的存储单元操作特性的非易失性半导体存储器件

权利要求书

1.一种非易失性半导体存储器件，包括：

系列连接的一串第一至第N非易失性存储单元，连接在第一和第二选择 晶体管之间；

第一和第二伪单元，分别介于第一选择晶体管与第一非易失性存储单元 之间、以及第二选择晶体管与第N非易失性存储单元之间；

其中每个非易失性存储单元由相应的普通字线选通，而且第一和第二伪 单元中的每一个由相应的伪字线选通；以及

驱动器块，包括普通字线驱动器和伪字线驱动器，其中在测试操作期间， 伪字线驱动器能够与接收的地址相关地独立于普通字线驱动器工作，

其中当普通字线之一被激活时，伪字线也被激活，

其中伪字线驱动器向第一和第二伪单元中的每一个施加伪字线电压，其 与非易失性半导体存储器件执行的多个操作相关地改变，

其中在擦除操作期间，施加到第一和第二伪单元的伪字线电压等于施加 到第一至第N非易失性存储单元的字线电压，为0V，

其中在编程操作期间，施加到第一和第二伪单元的伪字线电压等于施加 到未被所述地址选择的非易失性存储单元的字线电压，为通过电压，

其中在读取操作或与编程或擦除操作关联的验证操作期间，施加到第一 和第二伪单元的电压高于施加到未被所述地址选择的非易失性存储单元的电 压，

其中形成第一和第二伪单元的晶体管的尺寸与形成存储单元的晶体管相 同。

2.如权利要求1所述的非易失性半导体存储器件，其中伪字线驱动器包 括与第一伪单元关联的第一伪字线驱动器和与第二伪单元关联的第二伪字线 驱动器。

3.如权利要求2所述的非易失性半导体存储器件，其中第一和第二伪字 线驱动器能够由所述地址单独地使能。

4.如权利要求3所述的非易失性半导体存储器件，进一步包括：

块解码器，接收所述地址并向第一和第二伪字线驱动器提供块选择信号。

5.如权利要求2所述的非易失性半导体存储器件，其中第一和第二伪字 线驱动器由所述地址和施加的测试信号在测试模式操作期间独立地激活。

6.如权利要求1所述的非易失性半导体存储器件，其中非易失性存储单 元是NAND闪速存储单元。