[发明专利]半导体器件及半导体器件的布图方法

权利要求书

1.一种半导体器件，包括：

多个位线图案；

多个焊盘图案，分别连接到所述多个位线图案；以及

至少一个接触，形成在所述多个焊盘图案中的每个上，

多个页缓冲图案，所述多个页缓冲图案分别经由所述接触连接到所述多 个位线图案或所述多个焊盘图案，

其中所述多个焊盘图案的节距大于所述多个位线图案的节距，

其中所述多个页缓冲图案的节距大于所述多个位线图案的节距。

2.根据权利要求1所述的半导体器件，其中所述多个位线图案和所述多 个焊盘图案形成在所述半导体器件的存储单元阵列区域中。

3.根据权利要求1所述的半导体器件，其中所述多个位线图案的长度彼 此不同，所述多个焊盘图案中的一些分别连接到长度彼此不同的所述多个位 线图案中一些的端部，并且其余的焊盘图案分别连接到长度彼此不同的其余 位线图案的其它端部。

4.根据权利要求1所述的半导体器件，其中所述多个焊盘图案与所述多 个位线图案形成在相同的层上，并且所述多个页缓冲图案与所述多个位线图 案形成在不同的层上。

5.根据权利要求4所述的半导体器件，还包括连接图案，所述连接图案 与所述多个页缓冲图案形成在相同的层上，其中所述连接图案分别连接到所 述多个页缓冲图案，并经由所述接触分别连接到所述多个焊盘图案。

6.根据权利要求5所述的半导体器件，其中所述连接图案的节距大于所 述多个位线图案的节距，并与所述多个页缓冲图案的节距相同。

7.根据权利要求1所述的半导体器件，其中所述多个位线图案采用双图 案化技术形成。

8.根据权利要求1所述的半导体器件，其中所述接触由金属接触形成。

9.一种半导体器件，包括：

多个位线图案；以及

多个页缓冲图案，分别连接到所述多个位线图案，

其中所述多个位线图案连接到页缓冲区域中的所述多个页缓冲图案，并 且所述多个页缓冲图案的节距大于所述多个位线图案的节距。

10.根据权利要求9所述的半导体器件，其中所述多个页缓冲图案与所 述多个位线图案形成在相同的层上。

11.根据权利要求9所述的半导体器件，所述多个页缓冲图案中的一些 分别连接到所述多个位线图案中的一些的端部，并且其余的页缓冲图案分别 连接到其余位线图案的其它端部。

12.一种半导体器件的布图方法，所述方法包括：

在第一层上形成多个位线图案；

在所述第一层上形成多个焊盘图案，其中所述多个焊盘图案分别连接到 所述多个位线图案的端部。

在第二层上形成多个页缓冲图案，所述第二层形成得比所述第一层高；

在所述第二层上形成多个连接图案，其中所述多个连接图案分别连接到 所述多个焊盘图案；并且

形成至少一个接触，所述至少一个接触将所述第一层上的所述多个焊盘 图案与所述第二层上的所述多个连接图案垂直连接，

其中所述多个焊盘图案的节距大于所述多个位线图案的节距，

其中所述多个页缓冲图案的节距大于所述多个位线图案的节距。

13.根据权利要求12所述的布图方法，其中所述多个位线图案和所述多 个焊盘图案形成在所述半导体器件的存储单元阵列区域中。

14.根据权利要求12所述的布图方法，其中所述多个焊盘图案中的一些 分别连接到长度彼此不同的所述多个位线图案中的一些的端部，并且其余的 焊盘图案分别连接到长度彼此不同的其余位线图案的其它端部。

15.根据权利要求12所述的布图方法，其中所述多个连接图案的节距大 于所述多个位线图案的节距，并与所述多个页缓冲图案的节距相同。

16.根据权利要求12所述的布图方法，其中所述多个位线图案采用双图 案化技术形成。

17.一种半导体器件的布图方法，该方法包括：

在第一层上形成多个位线图案；以及

在所述第一层上形成多个页缓冲图案，其中在页缓冲区域中，所述多个 页缓冲图案分别连接到所述多个位线图案，

其中所述多个页缓冲图案中的一些分别连接到所述多个位线图案中的 一些的端部，并且其余的页缓冲图案分别连接到其余位线图案的其它端部， 所述多个页缓冲图案的节距大于所述多个位线图案的节距。