[发明专利]半导体器件及半导体器件的布图方法

说明书

技术领域

本发明涉及一种半导体器件及半导体器件的布图方法(layout method)， 更具体地，本发明涉及位线图案和页缓冲图案(page buffer patterns)可彼此 连接的半导体器件及半导体器件的布图方法，其中页缓冲图案具有与位线图 案不同的节距(pitch)。

背景技术

NAND闪存器件包括存储单元阵列区域和页缓冲区域。就此而言，将属 于存储单元阵列区域的位线图案与属于页缓冲区域的页缓冲图案连接是很 重要的。

发明内容

本发明提供一种半导体器件及半导体器件的布图方法，在该半导体器件 中，位线图案和具有不同于位线图案的节距的页缓冲图案可以彼此连接。

根据本发明的一个方面，所提供的半导体器件包括：多个位线图案；多 个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊 盘图案中的每个上，其中多个焊盘图案的节距大于多个位线图案的节距。位 线图案可以采用双图案化技术(double patterning technology，DPT)形成。

多个位线图案和多个焊盘图案可以形成在半导体器件的存储单元阵列 区域中。多个位线图案的长度可以彼此不同。多个焊盘图案中的一些可以分 别连接到长度彼此不同的多个位线图案中的一些的端部，并且其余焊盘图案 可以分别连接到长度彼此不同的其余位线图案的其它端部。

半导体器件还可以包括多个页缓冲图案，其经由接触分别连接到多个位 线图案或多个焊盘图案，其中多个页缓冲图案的节距大于多个位线图案的节 距。页缓冲图案与位线图案可以形成在不同的层上。

根据本发明的另一个方面，所提供的半导体器件包括：多个位线图案； 以及多个页缓冲图案，分别连接到多个位线图案，其中多个位线图案连接到 页缓冲区域中的多个页缓冲图案，并且多个页缓冲图案的节距大于多个位线 图案的节距。

多个页缓冲图案与多个位线图案可以形成在相同的层上。

根据本发明的另一个方面，所提供的半导体器件的布图方法包括：在第 一层上形成多个位线图案；在第一层上形成多个焊盘图案，其中多个焊盘图 案分别连接到多个位线图案的端部；在第二层上形成多个页缓冲图案，该第 二层形成得比第一层高；在第二层上形成多个连接图案，其中多个连接图案 分别连接到多个焊盘图案；以及形成至少一个接触，该至少一个接触将第一 层上的多个焊盘图案与第二层上的多个连接图案垂直连接，其中多个焊盘图 案的节距大于多个位线图案的节距。

根据本发明的另一个方面，所提供的半导体器件的布图方法包括：在第 一层上形成多个位线图案；以及在第一层上形成多个页缓冲图案，其中在页 缓冲区域中，多个页缓冲图案分别连接到多个位线图案，其中多个页缓冲图 案中的一些分别连接到多个位线图案中的一些的端部，并且其余页缓冲图案 分别连接到其余位线图案的其它端部，多个页缓冲图案的节距大于多个位线 图案的节距。

附图说明

从以下结合附图的详细描述，本发明的示范性实施例将被更清楚地理 解，附图中：

图1是根据本发明实施例的半导体器件的示意图；

图2是根据本发明另一个实施例的半导体器件的示意图；

图3是示出根据本发明实施例的半导体器件的布图的示意图；以及

图4是示出根据本发明另一个实施例的半导体器件的布图的示意图。

具体实施方式

参照示出了本发明示范性实施例的附图，以获得对本发明构思、优点以 及实施本发明构思而实现的目标的充分理解。

在下文，将通过参照附图说明本发明的示范性实施例来详细描述本发明 的构思。

图1是根据本发明实施例的半导体器件的示意图。

参照图1，主阵列(main array)110设置在页缓冲区域PBHV1至PBLV8 与页缓冲区域PBHV9至PBLV16之间。页缓冲区域PBHV1至PBLV8依次 设置在主阵列110的一侧，页缓冲区域PBHV9至PBLV16依次设置在主阵 列110的另一侧。页缓冲区域PBHV1至PBHV16对应于高电压，页缓冲区 域PBLV1至PBLV16对应于低电压。多个位线图案形成在主阵列110上。

图2是根据本发明另一个实施例的半导体器件的示意图。