[发明专利]芯片及其静电放电保护元件

说明书

技术领域

本发明涉及静电放电，尤其涉及一种静电放电保护元件。

背景技术

一般而言，静电放电的电压(或电流)较正常操作所需的电源电压(或电流)大出甚多。在实际使用环境中，各种来源的静电放电可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。

为克服上述问题，一般须在电路中安排一些静电放电保护电路，以有效隔离静电放电电流而避免元件损毁。其中，硅控整流器(silicon-controlledrectifier，SCR)保护电路为一种常用的静电放电保护电路。然而，目前硅控整流器保护电路在使用上会产生所谓的闩锁(latch-up)现象。因此，如何解决硅控整流器的闩锁现象为目前急需解决的问题。

发明内容

本发明实施例提供一种静电放电保护元件，可有效提高静电放电保护元件的保持电压，避免闩锁效应。

依照本发明一实施例，提出一种静电放电保护元件，包括一P型掺杂区、一N型掺杂区、一第一P+掺杂区、一第一N+掺杂区、一第二N+掺杂区以及一第三N+掺杂区。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区中，用以电连接一焊垫。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区之一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第二N+掺杂区电连接一第一电源轨线。另外，第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第三N+掺杂区电连接一第二电源轨线，其中第二N+掺杂区位于第一N+掺杂区与第三N+掺杂区之间。

依照本发明另一实施例，提出一种芯片，包含一核心电路、一第一电源轨线、一第二电源轨线以及围绕核心电路的多个焊垫单元。其中各焊垫单元包括一焊垫以及一个前述的静电放电保护元件，焊垫电连接核心电路，而静电放电保护元件配置于焊垫旁，且电连接第一电源轨线与第二电源轨线。其中，每一焊垫单元中的静电放电保护元件并联设置于第一电源轨线与第二电源轨线之间。

依照本发明另一实施例，提出一种静电放电保护元件，包括一第二电源轨线、一P型掺杂区、一N型掺杂区、一第一P+掺杂区、一焊垫、一第一N+掺杂区、一第二N+掺杂区、一第一电源轨线以及一第三N+掺杂区。第二电源轨线的电压低于第一电源轨线的电压。P型掺杂区电连接第二电源轨线。N型掺杂区位于P型掺杂区中。第一P+掺杂区位于N型掺杂区。焊垫电连接N型掺杂区与第一P+掺杂区。第一N+掺杂区位于P型掺杂区与N型掺杂区之间，且第一N+掺杂区之一部份位于N型掺杂区中，剩余部分则位于P型掺杂区中。第二N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外。第一电源轨线电连接第二N+掺杂区。第三N+掺杂区电连接第二电源轨线。其中第三N+掺杂区位于P型掺杂区中，且位于N型掺杂区之外，第二N+掺杂区则位于第一N+掺杂区与第三N+掺杂区之间。

本发明实施例的布局结构，可使得静电放电保护元件的保持电压得以提高，进而避免闩锁效应的发生。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为依照本发明一实施例的芯片的示意图。

图2A为依照本发明的一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。

图2B绘示沿图2A中的剖面线I-I’的剖面示意图。图2C为依照本发明的另一实施例所绘示的静电放电保护元件的晶体管布局的上视示意图。

图3为依照图2B实施例所述的静电放电保护元件的等效电路图。

图4为依照图1的芯片的静电放电保护电路的示意图。

图5A为依照本发明另一实施例的静电放电保护元件的示意图。

图5B为依照图5A实施例所述的静电放电保护元件的等效电路图。

图6A为依照本发明另一实施例的静电放电保护元件的示意图。

图6B为依照图6A实施例所述的静电放电保护元件的等效电路图。

附图标号：

100：芯片                         300、400：静电放电保护电路

102：焊垫单元                     302：第一硅控整流器

104：核心电路                     304：第二硅控整流器

200、200’、500、600：静电放电    R1、IR：电阻

保护元件

202：P型掺杂区                    C1：寄生电容