[发明专利]多层印刷电路板的布局方法

说明书

技术领域

本发明涉及一种印刷电路板的布局方法，尤其涉及一种用于多层印刷电路板的布局方法。

背景技术

随着科技的进步，电子产品已成为日常生活中不可或缺的必需品。而随着电子产品的多功能化，单一的印刷电路板(Printed Circuit Board，PCB)所需提供的功能也随之增加。为了使印刷电路板维持在有限的大小并具有多种功能，多层印刷电路板的技术也随之因应而生。然而印刷电路板的层数愈多，电路布局(Layout)亦愈加繁琐复杂，且设计者花费在电路布局上的时间也愈多。

在印刷电路板的设计过程中，先期的计算机绘图设计是相当重要的作业之一。运用计算机绘制印刷电路板的作业又分为两部分，一个定位处理(placement)作业，另一个则是线路布局(layout)作业。线路布局工程师经常必须在繁复的走线(trace)、贯孔(VIA)以及接合组件接脚的连接垫(pad)之间找寻剩余的空间，以拉线完成布线路布局的作业。尤其是多层印刷电路板的布局设计，比单层印刷电路板的布局设计更还要复杂许多。

然而不恰当的线路布局，会使得印刷电路板在后期的工艺产生问题，进而使得有问题的印刷电路板无法被使用。在多层印刷电路板中，若板内的信号较集中于某一个走线层(trace layer)，则在制作印刷电路板时，易产生板弯或板翘的问题。这种板弯板翘的问题一般发生在压合工艺，或是需要有高温烘烤的工艺，例如绿工艺(或称防焊油墨工艺)或是文字工艺。

此外，被应用于高速信号的印刷电路板对于线路的阻抗必须仔细控管，而线路的厚度会对阻抗产生很大的影响。当印刷电路板的走线层的走线分布不均时，在镀铜工艺易产生线路的镀铜厚度不均的问题。分布较稀疏的走线于镀铜时会流经较多的电流，使得线路的厚度大于预期，进而使印刷电路板发生走线的阻抗不均的问题。

基于上述，现有技术的印刷电路板的布局方法具有在印刷电路板的后期工艺上易产生板弯板翘，或是镀铜厚度不均的问题。

发明内容

鉴于以上的问题，根据本发明的目的在于提供一种多层印刷电路板的布局方法。其计算印刷电路板的各走线层的一剩余面积率，并依据剩余面积率铺上至少一假点(dummy pad)，以使走线层具有均匀的镀铜面积(即走线与假点)。

根据本发明的一实施范例所适用的多层印刷电路板具有多个走线层。布局方法的步骤包括依据电路板概要(Board Outline)，计算多层印刷电路板的每一走线层的一总面积；依据走线文件(Trace File)以及各层的总面积，计算多层印刷电路板每一走线层的一剩余面积率，以得到对应各走线层的剩余面积率；以及依据剩余面积率铺上至少一假点(dummy pad)。

多层印刷电路的每一走线层具有至少一走线，而计算每一走线层的剩余面积率的步骤可包括：计算每一走线层的一占用面积；以及依据总面积与占用面积，计算每一走线层的剩余面积率。

根据本发明的一实施范例，计算走线层的占用面积的步骤可包括：计算走线层的走线所占有的一走线面积；计算走线层的走线所需的一走线安全面积；当走线层具有至少一导孔时，计算一导孔面积；当走线层具有至少一零件钻孔时，计算一零件钻孔面积；当走线层为多层印刷电路板的一外表面时，计算一零件垫面积；当走线层具有至少一破孔时，计算一破孔面积；以及根据走线面积、走线安全面积、导孔面积、零件钻孔面积、零件垫面积以及破孔面积，计算占用面积。其中计算走线层的走线所需的一走线安全面积的步骤可另包括：依据走线所使用的一信号类型，计算走线所需的走线安全面积。

而上述依据剩余面积率差铺上至少一假点的步骤可包括：当任两个走线层的剩余面积率的差大于一门坎值时，在具有较大的剩余面积率的走线层铺上假点。其中假点可为一铜箔区域。

综上所述，根据本发明的实施范例提供的多层印刷电路板的布局方法计算各走线层的剩余面积率，并依据剩余面积率铺上至少一假点(dummy pad)以使各走线层的走线量(金属涂层量)平均；进而避免印刷电路板在后期工艺中产生板弯板翘或是镀铜厚度不均的问题。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明一实施范例的多层印刷电路板的剖面示意图；

图2A为根据本发明一实施范例的表层的走线层示意图；

图2B为根据本发明一实施范例的里层的走线层示意图；

图2C为根据本发明一实施范例的另一里层的走线层示意图；

图3为根据本发明一实施范例的主流程示意图；

图4为根据本发明一实施范例的电路板概要示意图；