[发明专利]一种混合数制加法器

权利要求书

1.一种混合数制加法器，其特征在于：由n个四位混合加法器单元构成，每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器，四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端，输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位操作数b进行选通，输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端和操作数b数据锁存控制器的输入端，操作数a数据锁存控制器和操作数b数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作数b进行锁存，操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端，其中操作数a数据锁存控制器的锁存结果接入四位加法器的四位操作数第一输入端，操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数第二输入端，四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算，四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信号，十进制数BCD码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准BCD码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的 控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中n为自然数。

2.根据权利要求1所述的一种混合数制加法器，其特征在于：所述输入数据选通器为4位并行结构，每位结构相同，其中第一位的结构包括：第一二输入与门、第二二输入与门、第三二输入与门、第四二输入与门、第一非门、第二非门、第三非门、二输入与非门、二输入或门、第一二输入选择器和第二二输入选择器，执行周期计数控制信号的低位接第一二输入与门的一个输入端，执行周期计数控制信号的高位通过第一非门接第一二输入与门的另一个输入端，第一二输入与门的输出端接第二二输入与门的一个输入端，数制控制信号接第二二输入与门的另一个输入端，第二二输入与门的输出端接第一二输入选择器的AS控制端，执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端，数制控制信号通过第二非门接二输入或门的一个输入端，二输入与非门的输出端接二输入或门的另一个输入端，二输入或门的输出端接第二二输入选择器的AS控制端和第一二输入选择器的BS控制端，执行周期计数控制信号的高位接第三二输入与门的一个输入端，执行周期计数控制信号的低位通过第三非门接第三二输入与门的另一个输入端，第三二输入与门的输出端接第四二输入与门的一个输入端，数制控制信号接第四二输入与门的另一个输入端，第四二输入与门的输出端接第二二输入选择器的BS控制端，其中四位操作数a的第一位接第一二输入选择器的B数据端，四位操作数b的第一位接第二二输入选择器的A数据端，第一位数制规格化数接第一二输入选择器的A数据端和第二二输入选择器的B数据端，第一二输入选择器的输出为选通的四位操作数a中的第一位，第二二输入选择器的输出为选通的四位操作数b中的第一位。