[发明专利]自举采样电路

说明书

【技术领域】

本发明是关于信号采集电路领域，特别是关于一种采用晶体管作为采样开关的自举采样电路。

【背景技术】

在模拟信号转换数字信号的电路中，对模拟信号进行采样是实现数字化的前提。在现有技术中，通常是采用晶体管作为采样开关，通过包括充电电容的控制电路控制采样开关的开启实现采样。

中国专利第02131732.1号即公开了一种使用晶体管作为采样开关的采样电路。如该02131732.1号专利图2中所示，开关SW1受时钟信号CK的控制，当时钟信号CK为1时，开关SW1闭合，使得PMOS管栅极G点的电位为预置的2v，由于栅极的电压为2v，此时无论输入电压是多少，PMOS管均不导通。当时钟信号CK为0时，电容C1一端节点n1处的电位由原来的5v降为0v，由于电容C1没有放电通路，因此电容C1两端电压不能突变，使得PMOS管栅极G点的电位由2v降至-3v，此时PMOS管导通，输出信号Vo＝Vin，完成对模拟信号的采样。

在PMOS管在导通时，其栅极电压为恒定的-3v，而源极上的电压为Vin，则栅极与源极的电位差为(-3-Vin)，该电位差是随输入信号电压变化而变化的，因为PMOS管的导通电阻与栅源极之间的电位差有关，因此图2中采样开关PMOS管的导通电阻值是随输入电压变化而变化的，从而导致该采样电路输出的采样信号Vo的线性度差。

为提高采样的线性度，美国专利公开第7,397,284号揭示了一种自举采样电路，如该7,397,284号专利图2所示，该采样电路中当时钟信号Φ为低电平时，晶体管M12导通，节点A接地，而节点B变为高电平，晶体管M8关断，则采样开关M11关断，此时充电电容两端的电压差为Vdd。当时钟信号Φ为高电平时，晶体管M12关闭，使得A点的电位升高为输入信号电压Vs，而节点B的电位变为低电平，晶体管M8导通，由于充电电容没有放电回路，则使的节点G即采样开关M11的栅极电压上升为Vdd+Vs，而采样开关源极的电压为输入信号电压Vs，则采样开关的栅极电压与源极电压的电压差为Vdd+Vs-Vs＝Vdd。为充电电容的电压值，是一个恒定值，则采样开关的导通电阻也成为恒定值，能够实现采样信号的较高线性度。

但美国专利公开第7,397,284号所揭示的采样电路，采用的晶体管数量较多，整个电路的功耗会较大，而且对于集成电路来讲占用的电路面积就较大，相应地成本也较高。

【发明内容】

本发明的目的在于提供一种元件数量少，电路功耗低的自举采样电路。

为达成前述目的，本发明一种自举采样电路，其包括晶体管采样开关，采样开关的源极输入欲采样的输入信号，采样开关的漏极输出采样后的输出信号，该采样开关的栅极连接于一个自举电路，由自举电路驱动采样开关开启，其中自举电路包括：

充电电容，其包括第一端与第二端；

第一晶体管，其栅极连接于第一时钟信号，源极连接于电源信号，漏极连接于电路节点；

第二晶体管，其源极连接于电源信号、漏极连接于充电电容的第一端、栅极连接于前述电路节点；

第三晶体管，其栅极连接于第二时钟信号，源极接地，漏极连接于充电电容的第二端；。

第四晶体管，其栅极连接于第一时钟信号，源极连接于前述电路节点，漏极连接于充电电容的第二端；

第五晶体管，其栅极连接于前述电路节点，漏极连接于第一时钟信号、源极连接于采样开关的栅极；

第六晶体管，其栅极连接于采样开关的栅极，源极连接于采样信号输入端，漏极连接于充电电容的第二端；

第七晶体管，其栅极连接于前述电路节点，源极连接于充电电容的第一端，漏极连接于采样开关的栅极。

根据本发明的一实施例，前述第一晶体管与第七晶体管为PMOS场效应晶体管。

根据本发明的一实施例，前述第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管为NMOS场效应晶体管。

根据本发明的一实施例，前述第一时钟信号与第二时钟信号为互为反向的采样时钟信号。