[发明专利]一种制作CMOSFETs器件结构的方法

说明书

技术领域

本发明涉及纳米工艺中的CMOS技术领域，尤其涉及一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件结构的方法。

背景技术

作为微电子技术核心的CMOS技术已经成为现代电子产品中的支撑力量。随着CMOS器件特征尺寸的不断减小，作为CMOS器件栅介质材料的SiO₂的物理厚度已逐渐临近极限。同时，由多晶硅栅电极引起的多晶硅耗尽效应、过高的栅电阻、掺杂硼原子扩散等问题也变的越来越严重。这些问题都将有待新材料、新工艺、及新器件结构的开发与优化来解决。

Intel共同创始人高登·摩尔说，采用高介电常数栅介质材料和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高k栅介质材料的引入可以保证在同等等效氧化层厚度(EOT)的情况下，有效地增加栅介质的物理厚度，这可使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高k栅介质材料与多晶硅栅之间的不兼容问题。

目前，有关高k栅介质材料的研究已取得了一定的进展。有研究小组报道，通过界面控制和成膜工艺优化，可以获得超薄(EOT：0.5nm，物理厚度：2.4nm)、低漏电流(Jg：10A/cm2)的HfO₂高k栅介质绝缘膜。单纯从高k栅介质薄膜制备工艺的角度来说，这一成果已处于国际领先地位。然而通过器件性能测试发现，随着EOT的极度减小(～0.5nm)，平带电压(Vfb)非常明显地向硅的带隙中间值附近偏移，这主要是由于高k栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并会极大的增加器件的功耗。有研究小组报道，V_fb的异常偏移现象是由于栅电极/高k栅介质间的特殊界面特性造成的，例如，多晶硅栅/HfO₂界面处Si-Hf键的形成引起的费米能级钉扎效应、金属栅/高k栅介质界面及高k栅介质/SiO₂界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅/高k栅介质结构CMOS器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅/高k栅介质结构作为一个整体来研究。要求nMOS和pMOS器件的阈值电压在保持绝对值大致相等的前提下，还要尽可能的降低阈值电压的数值。利用合适的材料和结构来调节有效功函数，进而降低器件阈值电压是目前最直接、可行和有效的方法。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是提供一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件结构的方法。

(二)技术方案

为达到上述目的，本发明提供了一种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，该方法是在多层高k栅介质层内部沉积数层带电导电层，该数层带电导电层之间会在高K介质内部形成电压降分布，利用该电压降分布来调节CMOSFETs器件的阈值电压。

本发明提供的这种制作利用带电导电层控制阈值电压特性的CMOSFETs器件的方法，具体包括：

步骤1：在已做好前期工艺处理的半导体衬底101上生长第一绝缘界面层102，半导体衬底101被分为左右对称的第一区域和第二区域两个部分；

步骤2：在第一绝缘界面层102上沉积第一绝缘介质层103；

步骤3：在第一绝缘介质层103上沉积一层第一导电层104，并使第一导电层104带电；

步骤4：在第一导电层104上沉积第二绝缘介质层105；

步骤5：在第二绝缘介质层105上淀积第二导电层106，并使得第二导电层106带有与第一导电层104电性相异的电荷；

步骤6：在第二导电层106上沉积第三绝缘介质层107；

步骤7：去除半导体衬底101第二区域上的第一绝缘介质层103、第一导电层104、第二绝缘介质层105、第二导电层106和第三绝缘介质层107，得到第一半导体衬底外延片1；

步骤8：在第一半导体衬底外延片1上沉积第四绝缘介质层203；

步骤9：在第四绝缘介质层203上沉积第三导电层204，并使第三导电层204带电；

步骤10：在第三导电层204上沉积第五绝缘介质层205；

步骤11：在第五绝缘介质层205上淀积第四导电层206，并使得第四导电层206带有与第三导电层204相异的电荷；