[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明涉及一种半导体元件及其制作方法，且特别涉及可以避免浮置基体效应(floating body effect)的一种半导体元件及其制作方法。

背景技术

在半导体制造产业中，如何增加半导体集成电路的操作速度为相当重要课题。绝缘层上覆硅金属氧化物半导体(SOI MOS)晶体管即是一种相较于体金属氧化物半导体(bulk MOS)晶体管具有低漏电、低栅极寄生电容、无闭锁(latch-up free)以及高操作速度的一种半导体元件。

图1为已知一种绝缘层上覆硅元件的剖面示意图。请参照图1，绝缘层上覆硅元件10包括绝缘层上覆硅基底100、栅极结构102以及源极/漏极区104。绝缘层上覆硅基底100是由绝缘层106以及位于绝缘层106上的硅层108所组成。硅层108中具有浅沟槽隔离结构110，以定义出有源区112a、112b。栅极结构102配置于有源区112a的硅层108上，其由栅介电层114以及位于栅介电层114上的栅极116所组成。源极/漏极区104配置于栅极结构102两侧的硅层108中。源极/漏极区104与硅层108具有不同的导电型。

一般来说，对绝缘层上覆硅元件10进行操作时，会对栅极116、源极漏极区104、有源区112a的硅层108分别施加所需的电压，其中对有源区112a的硅层108施加电压的方式则是透过有源区112b来施加。对于一般的体(bulk)基底来说，在有源区112b施加电压后，电流可以轻易地经由浅沟槽隔离结构110的下方传递至有源区112a的硅层108，或是由有源区112a的硅层108传递出来。然而，对于绝缘层上覆硅基底100来说，由于浅沟槽隔离结构110的下方即为绝缘层106，因此电流无法经由浅沟槽隔离结构110的下方传递至有源区112a的硅层108，或是由有源区112a的硅层108传递出来，因而使得元件无法顺利运作，此即为浮置基体效应。

发明内容

有鉴于此，本发明的目的就是在提供一种半导体元件的制作方法，其可以解决绝缘层上覆硅基底所产生的浮置基体效应。

本发明的另一目的就是在提供一种半导体元件，其可以避免浮置基体效应。

本发明提出一种半导体元件的制作方法，此方法是先提供绝缘层上覆硅基底。绝缘层上覆硅基底包括绝缘层以及位于绝缘层上的硅层，其中硅层具有第一导电型。然后，在硅层中形成隔离结构，以定义出有源区。而后，在有源区的硅层上形成栅极结构。继之，在第一方向上在栅极结构两侧的硅层中形成具有第二导电型的源极/漏极区。之后，在第二方向上在栅极结构的一侧的硅层中形成具有第一导电型的掺杂区。

依照本发明实施例所述的半导体元件的制作方法，上述的源极/漏极区的形成方法例如是以栅极结构为掩模进行离子注入工艺。

依照本发明实施例所述的半导体元件的制作方法，上述的掺杂区的形成方法例如是离子注入工艺。

依照本发明实施例所述的半导体元件的制作方法，上述的隔离结构例如是浅沟槽隔离结构。

依照本发明实施例所述的半导体元件的制作方法，上述的第一导电型例如是P型，且第二导电型例如是N型。

依照本发明实施例所述的半导体元件的制作方法，上述的第一导电型例如是N型，且第二导电型例如是P型。

依照本发明实施例所述的半导体元件的制作方法，上述在形成掺杂区之后，还可以先在绝缘层上覆硅基底上形成介电层。然后，在介电层中形成与掺杂区电性连接的接触窗。

本发明另提出一种半导体元件，其包括绝缘层上覆硅基底、隔离结构、栅极结构、源极/漏极区以及掺杂区。绝缘层上覆硅基底包括绝缘层以及位于绝缘层上的硅层，其中硅层具有第一导电型。隔离结构配置于硅层中，以定义出有源区。栅极结构配置于有源区的硅层上。源极/漏极区在第一方向上配置于栅极结构两侧的硅层中，且源极/漏极区具有第二导电型。掺杂区在第二方向上配置于栅极结构一侧的硅层中，且掺杂区具有第一导电型。

依照本发明实施例所述的半导体元件，上述的第一导电型例如是P型，且第二导电型例如是N型。

依照本发明实施例所述的半导体元件，上述的第一导电型例如是N型，且第二导电型例如是P型。

依照本发明实施例所述的半导体元件，上述的栅极结构例如具有栅介电层以及位于栅介电层上的栅极。

依照本发明实施例所述的半导体元件，上述的硅层的材料例如是单晶硅。

依照本发明实施例所述的半导体元件，上述的隔离结构例如是浅沟槽隔离结构。

依照本发明实施例所述的半导体元件，还可以具有介电层，其配置于绝缘层上覆硅基底上。