[发明专利]一种构建时分复用交换网络的方法及装置

说明书

技术领域

本发明涉及通信领域，特别涉及种构建时分复用交换网络的方法及装置。

背景技术

在通信领域中，时分复用(Time Division Multiplexing，TDM)交换网络的构建方法，尤其是高密度大容量TDM交换网络的构建方法是十分复杂的。而在现有TDM交换芯片基础上采用矩阵方式构建更大容量TDM交换网络，是TDM交换网络设计中常采用的方法。

随着单芯片容量的增加，芯片的引脚数量成倍增加，当采用矩阵方式构建更大容量TDM交换网络时，交换网络各芯片间的互连线会急剧增加。大量的连线会给印刷电路板(PCB)的设计带来很大的困难，因为为了能够布通线路，必须增加芯片间的间距，而这一操作又与系统的高密度要求相矛盾；另一方面，大量的连线还会增加系统中可能出现问题的故障点，从而大大降低系统运行的可靠性。

参阅图1所示，65,536x65,536(即64K时隙)无阻塞交换网络框图中，串行数据速率为32,768Mbps(32M_HW，下同)，TDM交换网络共有128条串行数据输入引脚32M_HW_IN<127..0>和128条串行数据输出引脚32M_HW_OUT<127..0>。

参阅图2所示，以采用IDT72V73273芯片实现2×2矩阵方式，从而构建如图1所示的无阻塞交换网络为例。IDT72V73273芯片，单芯片可提供32,768x32,768(即32K时隙)无阻塞交换，每个芯片具有64条串行数据输入引脚RX<63..0>和64条串行数据输出引脚TX<63..0>。两个IDT72V73273芯片的输出串行数据引脚以高阻方式复接在一起，参阅图3所示，以0#芯片和2#芯片为例，0#芯片和2#芯片各自的TX<63..0>输出引脚以以高阻方式复接在一起。

交换网络工作时，从串行数据输出引脚看进去，与这条输出引脚相连的两个芯片为相互“关联”的芯片。例如，图2中对于32M_HW_OUT<63..0>输出引脚来说，0#芯片和2#芯片为关联芯片；对于32M_HW_OUT<127..64>输出引脚来说，1#芯片和3#芯片为关联芯片。

从上述内容可以看出，除了图1中所示的128条串行数据输入引脚32M_HW_IN<127..0>和128条串行数据输出引脚32M_HW_OUT<127..0>之外，在以2×2矩阵方式构建的65,536x65,536(即4K时隙)无阻塞交换网络中，需要另外64x4共256条连线才能实现设定的功能。

现有技术下，基于现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片实现无阻塞时隙交换，单芯片可提供65,536x65,536(即64K时隙)无阻塞交换，以2×2矩阵方式构建131,072x131,072(即128K时隙)无阻塞交换网络时，交换容量的增加会导致所需连线数量大量增加，即需要另外128x4共512条连线才能实现设定的功能，这可能会对系统运行的可靠性造成致命性的降低。

发明内容

本发明实施例提供一种构建时分复用交换网络的方法及装置，用以降低针对时分复用交换网络设计的PCB线路的复杂度。

本发明实施例采用的具体技术方案如下：

一种构建时分复用交换网络的方法，采用若干现场可编程门阵列FPGA芯片组建时分复用TDM交换网络，所述FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通过SerDes接口建立的SerDes链路实现彼此间的互联。

一种时分复用交换网络，包括：

若干现场可编程门阵列FPGA芯片，用于组建时分复用TDM交换网络，所述FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通过SerDes接口之间建立的SerDes链路实现彼此间的互联。

一种用于上述时分复用交换网络中两个互通FPGA芯片之间的接续方法，包括：

设置所述两个FPGA芯片的指定时隙为处理器模式，并输出接续码；

建立所述两个FPGA芯片中主交换芯片的接续。

一种用于上述时分复用交换网络中两个互通FPGA芯片之间的拆续方法，包括：

设置所述两个FPGA芯片的指定时隙为处理器模式，并输出拆续码；

拆除所述两个FPGA芯片中主交换芯片的接续。