[发明专利]非易失性半导体存储装置及其写入方法

说明书

技术领域

本发明是有关于可电性重写的非易失性半导体存储器装置(EEPROM)，如闪存等，及其写入方法。

背景技术

将位线(bit line)与源极线(source line)间的多个存储单元晶体管(以下称为存储单元)串接，用以构成与非门串(NAND string)，进而实现目前已知的高密度NAND型非易失性半导体存储装置(例如：参考专利文献1-4)。

对一般的NAND型非易失性半导体存储装置进行抹除时，是将如20V的高电压施加于半导体基板，并将0V施加于字线(word line)上。如此一来，电子会从浮接栅极(floating gate)，亦即，由多晶硅所形成的电荷累积层被拉出，且启始电压(threshold voltage)低于抹除启始电压(例如：-3V)。另一方面，进行写入(program)时，是将0V给予半导体基板，并将如20V的高电压施加于控制栅极。如此一来，电子从半导体基板注入浮接栅极，使得启始电压高于写入启始电压(例如：1V)。对于采用这些启始电压的存储单元而言，通过将写入启始电压及读取启始电压间的读取电压(例如：0V)施加于控制栅极，藉以得知存储单元中是否有电流流动，而能够判断其状态。

举例来说，专利文献5提供用以降低误写率的半导体存储装置，包括多个彼此串接的可电性重写非易失性存储单元，并配置具有第一及第二选择栅极晶体管的NAND单元组(cell unit)，用以将非易失性存储单元的两端分别连接至位线及源极线，并构成存储单元阵列。于该NAND单元组中，该第一及第二选择栅极晶体管是各自邻接。之后，将一虚拟单元(dummy cell)插入半导体存储装置中，并以高于存储单元抹除状态的启始电压状态来设定该虚拟单元。

【专利文献1】特开平9-147582号公报。

【专利文献2】特开2000-285692号公报。

【专利文献3】特开2003-346485号公报。

【专利文献4】特开2001-028575号公报。

【专利文献5】特开2008-084471号公报。

【专利文献6】特开2007-226897号公报。

图4是显示与已知相关的存储单元阵列10的一位线的记录方法示意电路图。如图4所示，已知上，将位线两端的选择晶体管Qs1与Qs2所各自邻接的存储单元晶体管Q0及Q33作为虚拟晶体管(dummy transistor)，对于其它存储单元晶体管Q1～Q32而言，举例来说，可作为多阶存储单元(multi-levelcell，MLC)，用以记录多个数值。

于图4中，已知上，对于插入两个虚拟晶体管的字线而言，两邻接的字线WL0及WL31可能因为栅极引发漏极漏电流(gate-induced-drain leakage，GIDL)而导致误写发生。于此，栅极引发漏极漏电流(GIDL)，如专利文献6的图7所示，特指将反向偏压施加于栅极和漏极时所产生的问题。也就是说，栅极上加了比较大的负电压时，电场集中变大，最大电场也增加。于此情况下，漏电流上升，并由于高电场效应而产生热载子(hot carrier)。

于图4中，当数据写入时，位线选择控制电压V_SGD设定为1.5V，而位线选择控制电压V_SGS设定为0V。若具有启始电压Vth的选择存储单元为禁止写入(program inhibit)，则将正电位(V_BL≥V_SGD-Vth)加至位线，使得NAND串内的源极/漏极之间及通道变成浮接状态。当浮接电位非常高时，会在控制电压V_SGS或V_SGD的位线选择晶体管的扩散层边缘产生崩溃(breakdown)，造成热电子从各位线选择晶体管注入至与第一或第二字线WL相连的存储单元。由于字线WLd1及WLd2的第一存储单元为虚拟，即使注入少许热电子也不会有问题。然而，因为第二存储单元为操作于多阶存储单元(MLC)的存储器体单元，而会有上述的问题。

发明内容

本发明的目的在解决以上的问题，提供能防止栅极引发漏极漏电流(GIDL)误写的非易失性半导体存储装置和其写入方法。

第一发明相关的非易失性半导体存储装置包括非易失性的存储单元阵列，通过对每一存储单元晶体管设定多个相异启始电压，用以记录多个数值，其中，每一存储单元晶体管串接于所选位线两端的选择晶体管间；及控制电路，用以对来自于该存储单元阵列的数据进行写入控制，