[发明专利]封装层叠方法与结构及其电路板系统

说明书

技术领域

本发明有关一种集成电路封装方法、结构及其电路板系统，特别是有关于一种封装层叠方法与结构及其电路板系统。

背景技术

集成电路封装属于半导体产业的后段加工工序，主要是将晶片上的集成电路予以分割、黏晶，并加上外接引脚及包覆。而其成品(封装体)主要是提供一个引接的接口，内部电性信号可通过封装材料，例如引脚，将其连接到系统，并提供硅芯片免于受外力与水、湿气、化学物的破坏与腐蚀等。常见的集成电路封装方式包含有双列直插式封装(Dual In-line Package，DIP)、塑料方型扁平式封装(PlasticQuad Flat Package，PQFP)、塑料扁平封装(Plastic Flat Package，PFP)、针栅阵列封装(Pin Grid Array Package，PGA)、球栅阵列封装(Ball Grid Array Package，BGA)等。

集成电路封装由集成电路、导线架(lead frame)及壳体所组成。请参考图1，图1显示现有集成电路封装10的剖示图，包含集成电路102、集成电路托盘(diepaddle)104、引脚(finger)106、金线108及壳体100。集成电路102为集成电路封装10的核心单元，用来进行模拟或数字信号处理。集成电路托盘104与引脚106形成导线架，承载集成电路102及焊接金线108，使信号得以顺利传递。壳体100用来填充模穴(cavity)，以保护集成电路封装10，其材质可为陶瓷或塑料，如热固性环氧树脂(Epoxy Molding Compound，EMC)。一般而言，金线108与引脚106的电感值约为每毫米1纳亨(nH/mm)及0.8nH/mm，例如在256引脚的薄型方型扁平式封装(Low Profile Quad Flat Package)中，金线108与引脚106的长度为3mm与8～10mm，所形成的等效电感值约为10.2nH。

一般而言，将集成电路组装到系统级封装(System-In-Package，简称SIP)有多种方法：堆叠组装、相邻组装(side-by-side)、封装层叠(Package on Package，简称PoP)以及四方扁平封装(Quad Flat Package，简称QFP)型。每一种方法都有其独特之处，堆叠技术在缩小封装尺寸方面特别有效，是要求小外形尺寸的系统级封装的最佳选择，而相邻组装通常用于功耗很大的集成电路。

相较于在电路板(printed circuit board，简称PCB)上采用多个集成电路的系统设计，使用系统级封装实现的方案可以更小、更轻、更薄，另一个好处是这样可以减少或消除系统厂商对高速电路设计的需求。另一项与此相关的优势是系统级封装产生的电磁干扰(electromagnetic interference，简称EMI)噪讯更小。

通常一个构建在电路板上的嵌入式系统，其噪讯程度大约为90dB。而用系统级封装技术则能大幅度地将噪讯程度降低到60dB左右。这种改善主要是由于系统级封装基板上的连接线很短，以及其适当的电源设计。另一个优点是系统级封装将峰值电压降低许多，如此将简化系统厂商终端产品设计。

由于系统级封装节省了电路板空间，因此也附带降低了电路板成本。同样地，由于系统级封装元件可以得到充分的测试，因而可以节省系统厂商的测试时间，还能降低测试设备的投资，并减少元件的采购流程以及元件库存。与系统单芯片(system on chip，简称SoC)相比，系统级封装的开发周期更短而开发成本更低。因此，本发明提出一种系统级封装，特别是有关于一种封装层叠的方法与结构及其电路板系统。

发明内容

本发明提出一种封装层叠方法，包括：接合导线架与基板；将集成电路与基板接合，并电连接集成电路与导线架；以及将集成电路、基板的一部分及导线架的一部分进行封装并暴露一表面贴装接合区以形成凹型封装结构。

本发明还提出一种封装层叠结构，包括：基板；导线架，电连接至该基板；集成电路，接合至基板以及电连接导线架；以及凹型包覆，其中，凹型包覆是凹型包覆基板的一部分、导线架的一部分与集成电路，使得基板曝露一表面贴装接合区。

本发明更提出一种电路板系统，包括：基板；导线架，电连接至基板；双层电路板，电连接至导线架；集成电路，接合基板以及电连接导线架；以及凹型包覆，其中，凹型包覆是凹型包覆基板的一部分、导线架的一部分与集成电路，使得基板曝露一表面贴装接合区。

附图说明