[发明专利]基于标准单元的GALS异步封装电路

权利要求书

1.一种基于标准单元的GALS异步封装电路，包括：

写端口模块、读端口模块和时钟模块，其特征在于：

写端口模块，采用标准逻辑门实现的四端口电路，并设为两级门延时，其中写端口和应答信号端口作为输入端口，请求信号端口和第一延展信号端口作为输出端口，该模块分别与外部第一本地模块(G1)、读端口模块的应答信号端口和读端口的请求信号端口连接；

读端口模块，采用标准逻辑门实现的四端口电路，并设为两级门延时，其中读端口和请求信号端口作为输入端口，应答信号端口和第二延展信号端口作为输出端口，该模块分别与外部第二本地模块(G2)、写端口模块的请求信号端口和写端口模块的应答信号端口连接，同时该应答信号线接出到外部锁存器作为锁存器的触发信号；

时钟模块，包括第一本地时钟模块(C1)和第二本地时钟模块(C2)，该第一本地时钟模块(C1)分别与写端口模块和外部第一本地模块(G1)连接，为第一本地模块(G1)提供工作时钟；该第二本地时钟模块(C2)分别与读端口和第二本地模块(G2)连接，为第二本地模块(G2)提供工作时钟。

2.根据权利要求1所述的GALS异步封装电路，其特征在于：写端口模块，包括两个与-或门(A1，A2)和一个与门(B)，每个与-或门设有三个输入端和一个输出端，与门(B)设有两个输入端和一个输出端，该第一与-或门(A1)的三个输入端分别与其自身的输出端和外部的写端口及应答信号端口连接，该第二与-或门(A2)的三个输入端分别与第一与-或门(A1)的输出端和外部的写端口及应答信号端口连接，该第二与-或门(A2)的输出端同时与外部第一延展信号端口连接；该与门(B)的两个输入端分别与第一与-或门(A1)和第二与-或门(A2)的输出端连接，与门(B)的输出端连接到外部的请求信号端口。

3.根据权利要求1所述的GALS异步封装电路，其特征在于：读端口模块，包括三个与-或门(A3，A4，A5)，其中第三与-或门(A3)设有四个输入端口和一个输出端口，第四与-或门(A4)设有三个输入端口和一个输出端口，第五与-或门(A5)设有五个输入端和一个输出端，该第三与-或门(A3)的四个输入端分别与第三与-或门(A3)自身的输出端、第五与-或门(A5)的输出端、外部的请求信号端口及读信号端口相连接，该第三与-或门(A3)的输出端连接到第四与-或门(A4)的输入端；该第四与-或门(A4)的三个输入端分别与外部的读信号端口、第三与-或门(A3)的输出端以及第五与-或门(A5)的输出端相连接，该第四与-或门(A4)的输出端同时连接到外部的第二延展信号端口；该第五与-或门(A5)的五个输入端口分别接到第三与-或门(A3)的输出端、第四与-或门(A4)的输出端、外部的请求信号、第三与-或门(A3)的输出端及第五与-或门(A5)自身的输出端，该第五与-或门(A5)的输出端同时连接到外部的应答信号端口。

4.根据权利要求1所述的GALS异步封装电路，其特征在于：第一本地时钟模块(C1)，通过外部的第一延展信号线与写端口的第一延展信号端口连接，通过外部的第一本地时钟信号线与第一本地模块(G1)连接；第二本地时钟模块(C2)，通过外部的第二延展信号线与读端口的第二延展信号端口连接，通过外部的第二本地时钟信号线与第二本地模块(G2)连接。

5.根据权利1或2或3所述的GALS异步封装电路，其特征在于：写端口模块和读端口模块包括的与-或门和与门均采用标准逻辑门，直接在FPGA上实现电路设计和验证测试。

6.根据权利2所述的GALS异步封装电路，其特征在于第一与-或门(A1)的输出端同时连接到与门(B)的输入端，形成写模块两级门延时的结构。

7.根据权利3所述的GALS异步封装电路，其特征在于第三与-或门(A3)的输出端同时连接到第五与-或门(A5)的输入端，形成读模块两级门延时的结构。