[发明专利]基于标准单元的GALS异步封装电路

说明书

技术领域

本发明属于微电子技术领域，特别是一种采用标准逻辑门实现的GALS异步封装电路，用于连接多时钟域本地同步模块电路，实现超大规模集成电路本地同步全局异步的设计，提高系统的集成度。

技术背景

随着集成电路工艺技术的不断进步和IP核复用技术的发展，片上系统(SOC)芯片的复杂度和集成度越来越高，系统时钟树的分配越来越复杂，多时钟域的时钟漂移和互连延迟以及不同时钟域间的电磁干扰问题对电路性能的限制越来越严重，全局同步的设计方法受到越来越多的挑战，需要采用异步的方法来隔离多时钟域。为应对这些挑战，提出了局部同步全局异步GALS的设计方法，该GALS的设计方法兼有同步设计和异步设计方法的优点，它先采用现有的设计工具和单元库设计本地同步电路，再采用一种转换接口封装电路来连接设计好的本地同步模块，实现全局异步的设计，从而达到隔离多时钟域的目的；GALS设计方法的关键就是设计这种转换接口封装电路；但是现有的GALS转换接口封装电路的结构由于采用了异步单元实现，因而存在以下缺点，具体表现如下：

1.采用异步单元实现的电路，异步单元需要额外设计，电路结构复杂，并且异步单元对时序的要求高，电路实现难度大；

2.采用异步单元设计电路，没有成熟的EDA工具和单元库支持，与主流设计流程不兼容；

3.现有的自动验证及测试设备是基于周期性性质产生测试信号的，这种测试信号达不到异步单元对时序的要求，所以该电路验证及测试非常困难。

由于以上所述的缺点，使得GALS的设计方法在商用芯片上应用很少。

发明内容

本发明的目的在于克服上述已有技术的缺点，提供了一种基于标准单元的GALS异步封装电路，以简化电路结构，减小异步单元对复杂时序的要求，提高IP的复用性，降低验证测试难度，扩大其应用面。

实现本发明目的的技术方案是对现有GALS封装电路的连接关系及结构进行改进，整个电路包括写端口模块、读端口模块和时钟模块，其中：

写端口模块，采用标准逻辑门实现的四端口电路，并设为两级门延时，其中写端口和应答信号端口作为输入端口，请求信号端口和第一延展信号端口作为输出端口，该模块分别与外部第一本地模块G1、读端口模块的应答信号端口和读端口的请求信号端口连接；

读端口模块，采用标准逻辑门实现的四端口电路，并设为两级门延时，其中读端口和请求信号端口作为输入端口，应答信号端口和第二延展信号端口作为输出端口，该模块分别与外部第二本地模块G2、写端口模块的请求信号端口和写端口模块的应答信号端口连接，同时该应答信号线接出到外部锁存器作为锁存器的触发信号；

时钟模块，包括第一本地时钟模块C1和第二本地时钟模块C2，该第一本地时钟模块C1分别与写端口模块和外部第一本地模块G1连接，为第一本地模块G2提供工作时钟；该第二本地时钟模块分别与读端口和第二本地模块G2连接，为第二本地模块G2提供工作时钟。

所述的写端口模块和读端口模块均采用标准逻辑门，直接在FPGA上实现电路设计和验证测试。

所述的写端口模块两级门延时，是在与-或门的延时加上一级与门的延时。

所述的读端口模块两级门延时是在与-或门的延时上再加一级与-或门延时。

本发明具有如下有益效果：

1.本发明的写端口和读端口，采用标准逻辑门实现，兼容于现有的标准单元库，易于大规模集成和自动化设计；

2.本发明的写端口和读端口，采用标准逻辑门设计其结构，可直接在FPGA上实现验证和测试，解决了异步电路验证和测试难的问题；

3.本发明的写端口和读端口，采用标准逻辑门实现四端口电路，替代现有技术的异步单元，不需要对电路进行繁琐的初始化过程，降低了电路对时钟信号时序的初始化要求；

4.本发明的写端口和读端口，采用标准逻辑门电路结构实现了电路时序的对齐，不含额外的延时器件，消除了延时器件对温度敏感造成的电路不稳定性；

5.本发明的写端口和读端口，其写端口和读端口均设为两级门延时，有利于电路速度的提升。

附图说明

图1为本发明的封装电路示意图；

图2本发明的封装电路各模块间信号状态转换图；

图3本发明的封装电路中写端口模块电路结构示意图；

图4本发明的封装电路中读端口模块电路结构示意图。

具体实施方式

参照图1，本发明的GALS转换接口封装电路包括写端口、读端口和时钟模块。其中：