[发明专利]具有低静态泄漏的可编程信号路由系统

说明书

技术领域

本发明公开通常涉及诸如在现场可编程门阵列(FPGA)或其他可编程逻 辑器件(PLD)中创建的可编程信号路由系统。本公开更具体地涉及用于减 少与这样的可编程信号路由系统相关的静态电流泄漏的结构和方法。

背景技术

现场可编程门阵列(FPGA)器件的特征可以在于由单片、集成电路(IC) 构成，该单片、集成电路典型地具有四个主要特征，即：可配置逻辑块(CLB)、 可配置信号路由互连、可配置输入/输出块(CIOB)和用于可编程地配置CLB、 互连和CIOB的配置部件。

FPGA可以被设计用在各种环境中。一种这样的环境要求至少当FPGA 在备用模式时最小化的功耗。迄今为止，还没有密切关注归因于FPGA和类 似的可重新配置的逻辑器件的可配置信号路由互连的DC功率泄漏(静态泄 漏)。

发明内容

根据本发明公开提供一种结构和方法，用于减少在例如FPGA的可配置 信号路由互连中的静态备用电流泄漏。

根据本发明一个方面，一种泄漏减少方法包括：(a)构造FPGA的长线 总线以具有可三态(tristateable)的长线，并且构造长线总线以便每一个在给定 的可重复片结构(tile structure)中提供2ⁿ-1个可分接(tappable)线，其中n是大 于1的整数；(b)构造一类FPGA的长线访问多路复用器以具有2ⁿ-1个输 入端和n个选择控制位，其中例如逻辑0...0选择排列(全零)不选择2ⁿ-1 个输入端的任何一个(其可替换地可以是全1的排列或另一单值的(unique) 排列，在该情形中对下面进一步的步骤进行适当的改变)；(c)对于每条长 线，提供多个可三态的长线驱动器以驱动该长线，并且在FPGA的加电或重 置期间，全局地(globally)迫使全部这样的长线驱动器进入高阻抗(Hi-Z)输 出模式(全局输出禁止)；(d1)同样在FPGA加电/重置时，全局地重置通 过长线驱动器的输入选择多路复用器控制选择的全部配置存储位到“0”逻辑 状态；(d2)可选地，在FPGA的加电/重置期间，全局地重置通过长线访问 (分接)多路复用器控制选择全部配置存储位到“0”逻辑状态；(e)对配置存 储位进行逻辑或(ORring)操作，所述配置存储位通过每个给定的长线驱动器输 入多路复用器来控制选择，并使用逻辑或输出来控制对应的长线驱动器的局 部输出使能(OE)，从而通过各自的输入选择多路复用器控制选择的存储位 的0...0配置(或其他预定义的单值排列)将禁止对应的长线驱动器输出；(f1) 确定哪个长线将不得不运送活动信号；(f2)选择性地将长线驱动器输入多 路复用器的配置存储位的一个或多个设置到“1”逻辑状态，所述配置存储位的 一个或多个对应的长线驱动器将不得不将活动信号传送到被确定为不得不运 送活动信号的相应长线上；(f3)选择性地把将接收来自对应的可分接长线 的信号的长线访问多路复用器的配置存储位的一个或多个设置到“1”逻辑状 态，所述配置存储位的一个或多个的长线驱动器输入多路复用器通过将其配 置存储位的一个或多个设置到“1”逻辑状态而已经被或将被选择性地激活；以 及(g)在完成各个配置存储位的配置之后，释放全局地迫使全部可三态长线 驱动器到Hi-Z状态(使全局禁止无效)，并且从而允许本地输出使能(OE) 来确定哪个长线驱动器保持停止(stuck)在Hi-Z状态，并且其可以将信号传送 到它们各自的长线上，从所述长线中活动信号将被分接。

从以下详细的描述，所公开的其他方面将变得显而易见。

附图说明

下面详细描述的部分参考附图，其中：

图1是根据公开的FPGA系统的介绍性框图；

图2A是示出图1的一个长线驱动器和相应的长线总线访问多路复用器 之间的相互作用的详情的示意图；

图2B示出当图2A的长线驱动器正在输出高信号(“1”)并且长线总线 访问多路复用器的未被选择的输入端仍然活动地被驱动至低(“0”)和高(“1”) 状态的一定排列时，静态泄漏如何产生；