[发明专利]数字同步电路

说明书

根据美国法典第35条第119款，本申请要求于2008年12月30日递交的第10-2008-0137603号韩国专利申请的优先权，其全部内容以引用方式结合于此。

技术领域

本发明涉及一种半导体器件，更具体地，涉及一种数字同步电路。

背景技术

在数字器件中，当时钟信号有缺陷或不稳定时，系统可能会故障。便携式终端的不良连接以及从传真机传输的数据的失真主要归因于时钟信号的不稳定性。时钟信号可用作数字电路的操作源，且作为电路的核心。因此，频率精确性和稳定性是对时钟信号的要求。随着对高速计算和快速处理不断增加的需求，频率精确性和稳定性的重要性日益增加。而且，时钟信号的作用对要求可靠性的领域(诸如通讯设备)非常重要，以至于使用双重或多重时钟信号以便在一个时钟产生源错误的情况下实现正常操作。

发明内容

因此，本发明的实施方式涉及防止电磁干扰(EMI)和电阻压降(IR drop)的数据接收装置(诸如数字同步电路)。

根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，用于产生参考时钟信号；多个延时器，用于使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器(transitionvariable buffer)，用于控制从多个延时器中接收的时钟信号的输入转换；转换控制器，用于控制转换变量缓冲器的操作；以及多个寄存器(register)，由来自多个延时器的时钟信号驱动。

根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；多个延时器，被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从多个延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及多个寄存器，由来自多个延时器的时钟信号驱动。

根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；第一延时器、第二延时器、和第三延时器，每个延时器均被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从第一延时器、第二延时器、和第三延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及多个寄存器，由来自多个延时器的时钟信号驱动。

根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；第一延时器、第二延时器、和第三延时器，每个延时器均被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从第一延时器、第二延时器、和第三延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及连接于第一延时器且由来自第一延时器的时钟信号驱动的第一寄存器、连接于第二延时器且由来自第二延时器的时钟信号驱动的第二寄存器、和连接于第三延时器且由来自第三延时器的时钟信号驱动的第三寄存器。

附图说明

示例图1示出了根据本发明实施方式的数字同步电路。

具体实施方式

在下文中，将详细描述本发明的实施方式，附图示出了其实例。如有可能，附图中相同的附图标号表示相同或相似的部件。

示例图1示出了根据本发明实施方式的数字同步电路。

如示例图1中所示的，数字同步电路连同其他多个芯片一起应用于大型电路板。例如，该数字同步电路用在诸如微处理器和同步随机存取存储器(RAM)的电路中。根据本发明实施方式的数字同步电路包括彼此连接的三级电路和寄存器400、500、600。虽然在根据本发明的实施方式中示出了三个寄存器400、500、600，但根据需要可连接更多的寄存器。寄存器400、500、600由时钟发生器CLK驱动。虽然同步系统具有多个同步电路终端(end)，但其仅使用一个时钟发生器CLK。

晶体振荡器或锁相环(PLL)时钟发生器可用作时钟发生器CLK。晶体振荡器在每一预定间隔下通过精确且规则的振动产生电子脉冲，作为时钟脉冲或定时信号，从而使得系统中的每个部件的所有操作同步化。PLL时钟发生器包括PLL、第一分配器(divider)、以及多个输出缓冲器，并且PLL时钟发生器使参考时钟信号和反馈时钟信号保持相同频率和相位。