[发明专利]集成电路

说明书

相关申请的交叉引用

本申请要求在2008年12月26日提交的韩国专利申请第10-2008-0134636号的优先权，通过引用将其全文合并于此。

技术领域

本发明涉及半导体设计技术，并且更特别地，涉及用于保护内部元件和内部电路免受静电放电(ESD)损害的技术。

背景技术

在集成电路(IC)、半导体存储器件以及半导体器件的内部电路当中，配置有金属氧化物半导体(MOS)部件的电路具有高栅极输入阻抗。因此，ESD会轻易地损坏MOS器件的栅极氧化物层。然而，在制造高性能、高集成的半导体器件时，包括在内部电路中的晶体管的栅极氧化物层的厚度在减小。因此，半导体器件通常配备有用于保护内部电路免受ESD损害的ESD保护电路。

集成电路等会在制造工艺期间或者在单个产品状态中面临ESD。由于集成电路等还没有被安装在电子系统上用于正常运行，因此不供电，所以这种状态在这里被称作非运行状态。

针对ESD现象的标准模型用于估计ESD保护电路的容限和性能，并且用于分析ESD对内部电路的影响。一般地，可使用三种常见的ESD建模方法之一。第一种ESD建模方法是人体模型(HBM)，其针对在人体中充电的静电电荷对半导体器件放电的情况。第二种ESD建模方法是机器模型(MM)，其针对在导电机器中充电的静电电荷在半导体制造工艺期间对半导体器件放电的情况。第三种ESD建模方法是充电器件模型(CDM)，其针对在半导体器件内部充电的静电电荷在制造工艺(例如，封装工艺)期间对外部接地或者导体放电的情况。在半导体器件等中充电的静电电荷(即，正电荷或者负电荷)通过物理接触等放电。因此，电荷的流向由充电电荷的极性确定。

ESD保护电路配置有栅极接地MOSFET(GGMOSFET)、栅极耦合MOSFET(GCMOSFET)、双极结型晶体管(BJT)、二极管以及其他MOS部件。当ESD发生时，GGMOSFET箝位由寄生BJT现象产生的某个电压，并且通过电压线传输过电流。在其中没有ESD发生的正常运行期间，ESD保护电路不被视为半导体器件的寄生电容部件，而是可被建模为具有附加影响(诸如漏电流)的部件。

图1示出了传统集成电路。参照图1，集成电路包括用于接收外部信号的垫(pad)PAD、第一ESD保护器11A、第二ESD保护器11B、输入缓冲器12、GGNMOS晶体管MN0以及电阻器R。第一ESD保护器11A和第二ESD保护器11B与垫耦合，并且分别提供到电源电压(VDD)线10A和接地电压(VSS)线10B的ESD路径。输入缓冲器12通过输入端N1接收提供给垫的信号。GGNMOS晶体管MN0耦合在输入端N1和VSS线10B之间，并且具有与VSS线10B耦合的栅极端。在垫和输入缓冲器12的输入端N1之间的信号传递路径上布置电阻器R。

此处，GGNMOS晶体管MN0的衬底偏置电压端与VSS线10B耦合，以接收接地电压。

第一ESD保护器11A和第二ESD保护器11B一般都是使用二极管、栅极接地MOSFET(GGMOS)、栅极耦合MOSFET(GCMOS)、双极结型晶体管(BJT)或者其他MOS器件形成的。当ESD发生时，借助电源线形成电流路径，从而保护内部器件和内部电路免受过电流损害。

在下文中，将详细描述上述集成电路的结构和运行。

在正常运行模式中，在将电源施加到集成电路时，内部电路运行。由于将接地电压同时施加到GGNMOS晶体管MN0的栅极端和衬底偏置电压端，因此GGNMOS晶体管MN0维持关断状态并且不影响输入缓冲器12的运行。因此，通过垫提供的输入信号被传递到输入缓冲器12的输入端N1，并且输入信号在输入缓冲器12中被缓冲。换言之，第一ESD保护器11A、第二ESD保护器11B以及GGNMOS晶体管MN0不影响输入缓冲器12的运行，并从而当在正常运行模式中运行时不被看作寄生电容部件。