[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体器件及其制造方法，并且更具体涉及用于存储器件的半导体器件及其制造方法。

背景技术

在半导体器件中，电可擦可编程只读存储器(EEPROM)型快闪存储器件包括浮置栅极和控制栅极以通过电容耦合将高的电压施加到浮置栅极。

为了对EEPROM型快闪存储器件进行编程，在对控制栅极施加电压后，将与控制栅极对浮置栅极的耦合率成比例的电压施加到浮置栅极。

为了从EEPROM型快闪存储器件擦除数据，带电的电子通过产生高电压而从浮置栅极发出，因此单元晶体管的阈值电压降低。

换言之，将与控制栅极和浮置栅极之间的耦合率成比例的电压施加到控制栅极，由此实施编程和擦除操作。

但是，常规单元结构在通过仅仅使用对应于彼此面对的控制栅极和浮置栅极之间的面积的电容来改善耦合率中存在限制。因此，由于耦合率下降，所以控制栅极需要高的电压，因此电源效率可能会下降。近来，随着高集成度的快速进展，单元尺寸减小。因此，已经进行保持单元间的均匀结构的研究。

发明内容

提供可用于存储器件的半导体器件及其制造方法。根据一个实施方案，提供半导体器件，包括：在半导体衬底上形成的第一多晶硅图案；在第一多晶硅图案侧面形成的第二多晶硅图案，其中第二多晶硅图案的高度高于第一多晶硅图案的高度；在由第一多晶硅图案的上表面和第二多晶硅图案的侧面所限制的区域中形成的第三多晶硅图案，和与第二多晶硅图案和第三多晶硅图案电连接的接触。

根据另一个实施方案，提供制造半导体器件的方法，包括：形成具有间隔物形式的第二多晶硅图案，同时与在半导体衬底上堆叠的第一氧化物层图案、第一多晶硅图案、第二氧化物层图案和第一氮化物层图案的侧面相接触；移除在堆叠体的侧面的第二多晶硅图案之间的第一氮化物层图案；在其中移除第一氮化物层图案的第二多晶硅图案之间的内部区域中形成具有间隔物形式的一对硬掩模图案，其中所述硬掩模图案在第一多晶硅图案的上表面之上和第二多晶硅图案的内侧壁之上；通过使用所述硬掩模图案蚀刻第一多晶硅图案形成彼此相邻的第一多晶硅浮置栅极图案，使得半导体衬底在第一多晶硅图案的中心部分暴露出；间隙填充第一多晶硅浮置栅极图案之间的间隔；在由第一多晶硅浮置栅极图案的上表面和第二多晶硅图案的侧面所限制的区域中形成第三多晶硅图案；和形成与第二多晶硅图案和第三多晶硅图案电连接的接触，使得第二多晶硅图案和第三多晶硅图案短接在一起。

附图说明

图1-13是显示制造根据一个实施方案的半导体器件的方法的横截面图。

具体实施方式

下文中，将参考附图描述半导体器件及其制造方法的实施方案。

在实施方案的描述中，应理解当层(或膜)称为在另一层或衬底“上”时，其可直接在另一层或衬底上，或者也可存在中间层。此外，应理解当层称为在另一层“下”时，其可直接在另一层下，或者也可存在一个或更多个中间层。此外，应理解当层称为在两层“之间”时，其可以是两层之间仅有的层，或者也可存在一个或更多个中间层。

图1-13是显示制造根据一个实施方案的半导体器件的方法的横截面图。

在半导体衬底100上可形成隔离层(未示出)以限定有源区。尽管未示出，但是可通过离子注入工艺在半导体衬底100上形成阱区。

如图1所示，在依次沉积第一氧化物层111a、第一多晶硅层112a、第二氧化物层113a和第一氮化物层114a之后，在第一氮化物层114a上形成第一光刻胶图案200。

第一氧化物层111a可以通过热工艺、化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺中的一种来形成。

第一多晶硅层112a可以通过低压化学气相沉积(LPCVD)工艺在第一氧化物层111a上形成。

第二氧化物层113a和第一氮化物层114a可以通过CVD工艺形成。

第一氮化物层114a上的第一光刻胶图案200限定其中将形成一对第一多晶硅浮置栅极图案112的区域。

如图2所示，通过使用第一光刻胶图案200作为掩模来蚀刻第一氧化物层111a、第一多晶硅层112a、第二氧化物层113a和第一氮化物层114a。

通过该蚀刻工艺，在半导体衬底100上形成第一氧化物层图案111、第一多晶硅图案112b、第二氧化物层图案113和第一氮化物层图案114。

第一氧化物层图案111起到隧道氧化物的功能。

第一多晶硅图案112b在随后的工艺中进一步图案化以用作浮置栅极。

第二氧化物层113实施缓冲氧化物功能，以在随后的蚀刻工艺中保护第一多晶硅图案112b。