[发明专利]晶体管测试装置及方法

说明书

技术领域

本发明涉及微电子技术领域，尤其涉及一种金属-氧化物-半导体(Metal-Oxide-Semiconductor，简称MOS)晶体管用测试装置。 

背景技术

目前MOSFET及其相关电路广泛应用，其中互补式MOS(CMOS)工艺以其集成密度高、静态功耗低、抗干扰能力强等优点成为体硅集成电路技术中的主流工艺。 

集成电路发展到目前的超大规模时代，要进一步提高芯片的集成度和运行速度，现有的体硅工艺正接近它们的物理极限。随着器件特征尺寸缩小，器件内部PN结之间以及器件与器件之间通过衬底的相互作用愈来愈严重，出现了一系列材料、器件物理、器件结构和工艺技术等方面的新问题，使得深亚微米硅集成的集成度、可靠性以及电路的性能价格比受到影响。这些问题主要包括： 

阈值电压不能按比例缩小；体硅CMOS电路的寄生双极晶体管闩锁效应以及体硅器件在宇宙射线辐照环境中出现的软失效效应等使电路的可靠性降低；随着器件尺寸的缩小，体硅CMOS器件的各种多维及非线性效应变得十分显著；特征尺寸的缩小在使器件延迟减小的同时，也使得互连性能降低；栅氧厚度受限制；结深受限制，串连电阻很难减小；多晶硅耗尽效应影响器件的特性；多晶硅栅的电阻会随着栅长度变窄而急剧上升。 

由于深亚微米CMOS器件存在诸多问题，所以目前急需一种测试的装置及方法来评估基于此工艺和器件结构下，深亚微米级晶体管是否能满足性能指标要求。目前单个晶体管的测试反映出NMOS晶体管与PMOS晶体管的关态电流，但无法得出电路的工作速度。环振测试结构可以得出电路的工作速度，但却不能得到NMOS晶体管与PMOS晶体管的关态电流。 

发明内容

针对相关技术中CMOS器件测试繁琐复杂的问题而提出本发明，为此，本发明的主要目的在于提供一种晶体管测试装置及方法，以解决上述问题至少之一。 

本发明提出了一种晶体管测试装置，包括： 

路径选择电路，路径选择电路用于接收路径控制信号和输入信号，并根据路径控制信号控制输入信号的通路； 

与路径选择电路耦接的逻辑门链电路，用于使信号经过以形成测试后信号；逻辑门链电 路为级联的偶数个门电路构成的级联电路，门电路包括待测试的晶体管； 

与逻辑门链电路和路径选择电路分别耦接的输出缓冲器电路，输出缓冲器电路接收来自逻辑门链电路和/或路径选择电路的中间信号并输出经缓冲后的输出结果。 

本发明还提出了一种晶体管测试方法，包括： 

向晶体管测试装置提供路径控制信号和输入信号；路径控制信号为高电平时，输入信号依次经由路径选择电路的反相器和或非门、逻辑门链电路和输出缓冲器电路，得到第一输出结果；路径控制信号为低电平时，输入信号经由路径选择电路的或非门和输出缓冲器电路，得到第二输出结果； 

根据第一输出结果和/或第二输出结果得到待测试的晶体管的待测性能。 

通过本发明的上述技术方案，提供一种晶体管测试装置及方法，可以解决晶体管在封装条件下的测试问题，即无法一并得出电路的工作速度和晶体管的关态电流。本发明不仅可以一并测试出NMOS晶体管与PMOS晶体管的关态电流、电路的工作速度，还可以得到有效负载电容值，在封装的情况下，也可以得到准确的结果，并且监控工艺和器件的结构，简便实用。 

附图说明

图1为本发明的晶体管测试装置的结构框图； 

图2为根据本发明实施例的晶体管测试装置的结构框图； 

图3为根据本发明的晶体管测试方法的流程图； 

图4为根据本发明实施例的晶体管测试方法的流程图； 

图5为根据本发明另一实施例的晶体管测试方法的流程图； 

图6为根据本发明再一实施例的晶体管测试方法的流程图； 

图7为根据本发明再一实施例的晶体管测试装置的门电路与频率的测试结果示意图。 

具体实施方式

在本发明实施例中，提供了一种晶体管测试方案，在该实现方案中，利用设计简便、易于操作的晶体管测试装置，利用与该测试装置相应的测试方法，对待测晶体管进行测试，得到晶体管的相关性能，判断晶体管是否满足性能指标要求。 

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。 

根据本发明实施例，提供了一种晶体管测试装置。图1为本发明的一种晶体管测试装置的结构框图。如图1所示，晶体管测试装置包括：