[发明专利]用于全数字锁相环的锁定检测方法及装置

说明书

技术领域

本发明涉及锁相环应用，更具体地，涉及用于全数字锁相环的锁定检测方法及装置。

背景技术

锁相环(phase locked loop)最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的发展，锁相环被用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信系统的发展，锁相环应用越来越广，例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。

锁相环在无线电发射中使频率稳定而被经常利用。锁相环主要包括压控振荡器和PLLIC，压控振荡器输出一个信号，该信号的一部分作为输出信号被输出，而另一部分则通过进行分频与PLL IC所产生的本振信号进行相位比较。为了保持频率不变，要求相位差不发生改变，如果相位差变化，则PLL IC的电压输出端的输出电压就会发生变化，从而以变化的电压控制VCO，直到相位差恢复，从而达到锁频的目的。锁相环电路是能够使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

锁相环还包括鉴相器、环路滤波器。鉴相器用于鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，从而形成压控振荡器的控制电压Uc。Uc被施加于压控振荡器，从而将压控振荡器的输出振荡频率f拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间保留有一定的相位差。

近年来，由于数字技术的快速发展及其集成和成本等方面的优势，使得集成电路的数字化成为当今集成电路发展的一大热点。数字式锁相环是近年来发展起来的一种新型锁相环结构，由于其有很多的优点而被各大商业公司看好。TI公司以staszewski为首的射频研发团队在TI的C035工艺线(interconnection material：copper，minimum metal pitch：0.35um，transistor nominal voltage：1.5V，L drawn：0.11um，L effective：0.08um，gate oxide：29A，substrate resistivity：50)上实现了全数字锁相环(ADPLL)，其后又扩展为调频调幅的收发机结构，并被成功应用到BLUETOOTH和EDGE等协议的实现中。后来全数字锁相环又被集成到TI的C54X系列Hydra DSP中。Ching-Chen Chung，Chen-Yi Lee等人于2003年在JSSC上提出了一种用于产生高速时钟信号的全数字锁相环结构，该锁相环采用0.3衸CMOS工艺实现，工作频率范围为45MHz~510MHz，输出信号的Pk-Pk抖动小于70ps、RMS抖动小于22ps，电路功耗为100mW，芯片面积为0.71mm²；Robert Bogdon，John L.Wallberg等人于2005年在JSSC上提出一种应用于手机上的全数字锁相环结构，该结构采用90nm数字CMOS工艺实现，中心频率为824.2MHz，带内相位噪声为-93dBc/Hz(环路带宽为40KHz)，带外相位噪声为-122dBc/Hz@400KHz；VolodymyrKratyuk，Pavan KumarHanumolu等人于2007年在IEEE CICC上提出一种具有宽的跟踪范围的数字锁相环结构，该结构采用0.13衸CMOS工艺实现，工作频率范围为0.6GHz～2GHz，RMS抖动为13.1ps@1.6GHz，电路功耗为15.7mW，芯片面积为0.27mm²。

数字锁定检测装置(LD，lock detector)是数字式锁相环(DPLL，digital phaselocked loop)的重要电路模块，也是整个锁相环及收发机的设计难点。目前，全数字锁相环在锁定时不能被很好的检测到。

发明内容